VHDL中的wire和reg赋值
刚开始学VHDL的时候怎么赋值有点懵,用C++的惯性思维写了:reg[15:0] year;//年year=4'd2020;然后报错:Error (10170): Verilog HDL syntax error at clock.v(32) near text “=”; expecting “.”, or “(”但是reg[15:0] yea=4'd2020;//年这样写又没有报错,迷迷糊糊的,百度直接搜VHDL的赋值有点乱,找了半天才找到,顺便自己记录一下(怪我自己上课没听课????
原创
2020-11-25 19:32:57 ·
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