VHDL中的wire和reg赋值

刚开始学VHDL的时候怎么赋值有点懵，用C++的惯性思维写了：

reg[15:0] year;//年
year=4'd2020;

然后报错：
Error (10170): Verilog HDL syntax error at clock.v(32) near text “=”; expecting “.”, or “(”

但是

reg[15:0] yea=4'd2020;//年

这样写又没有报错，迷迷糊糊的，百度直接搜VHDL的赋值有点乱，找了半天才找到，顺便自己记录一下（怪我自己上课没听课😒）。

参考：
链接1
链接2

先捋一下wire和reg的区别：
1、wire表示直通，即只要输入有变化，输出马上无条件地反映；
2、reg表示一定要有触发，输出才会反映输入。
直接定义输入输出的时候，默认为1位wire类型。比如：

input clk;//时钟
input rst;//复位
input en;//使能
output reg[6:0] SG;

wire只能被连续赋值语句赋值（如：assign），reg只能被过程语句赋值（如：always、initial）。

上面报错改成：

reg[15:0] year;//年
initial year=4'd2020;

即可。