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树下等苹果
这个作者很懒,什么都没留下…
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Verilog与VHDL代码转换工具X-HDL的安装、使用教程(详细)以及报错:Translation error的解决办法
一、安装1、获取安装包:链接:https://pan.baidu.com/s/12CuBeF2NNCnjLpAn6hpL6A提取码:zwfz2、解压压缩包,运行X-HDL-4.2.1-Setup.exe。(1)弹出以下对话框,根据使用语言选择(没有中文),选择好后点击OK(2)点击continue,然后点击next(3)选择安装位置(路径无中文),然后点击next(4)点击next(5)再点击一次next后,直接安装,安装很快,安装好后如图所示,我们先关闭它,接下来破解:2、原创 2022-05-10 22:44:34 · 10170 阅读 · 4 评论 -
Verilog入门设计(三)——组合电路和逻辑电路的仿真
数字电路仿真一、测试平台(Test Bench)1、测试程序一般结构2、激励信号产生方式举例2.1 initial语句产生激励信号2.2 always语句产生激励信号二、组合电路的仿真1、8位乘法器的仿真2、8位加法器的仿真3、2选1数据选择器的仿真三、时序电路的仿真8位计数器的仿真一、测试平台(Test Bench) 测试平台的作用是给我们的设计进行验证,通过给被测试模块施加激励信号,观察其输出,然后判断其逻辑功能与时序关系正确与否来判断这个设计是否符合需求。 从图中可以看出,测试模块向待测木原创 2022-04-14 23:00:14 · 2504 阅读 · 0 评论 -
questasim的傻瓜式安装与仿真教程
一、安装1、下载软件链接:https://pan.baidu.com/s/1S05AnO_w-wy6RsAj_kdUXg提取码:p2nt2、根据电脑类型是32位还是64位,解压不同安装包。解压得:2、运行.exe文件,出现:问题及解决办法: 这是杀毒软件造成的,因此在安装过程中关闭杀毒软件即可。关闭之后,再次运行.exe文件。3、点击下一步,进入选择安装位置界面,如下:选择好安装位置后点击下一步。4、点击同意5、接下来等待安装结束即可,在安装过程中,会跳出来弹框,询问是否要添原创 2022-04-12 22:49:56 · 22351 阅读 · 32 评论 -
SystemVerilog与功能验证-学习笔记——第一章:功能验证技术与方法学概要(一)
功能验证技术与方法学概要1.1 功能验证与验证平台1.1.1 专用芯片设计流程1.1.2 什么是验证1.1.3 验证平台可以做些什么1.1.4 功能验证流程1.2 验证技术和验证方法学1.2.1 黑盒、白盒与灰盒验证1.2.2 验证技术1.2.3 验证存在的挑战1.2.4 验证方法学1.2.5 断言验证1.2.6 覆盖率驱动验证 本章从芯片设计流程入手,讨论功能验证在整个流程中的位置及其所涵盖的内容,并介绍目前流行的各种验证技术和验证方法学,最后介绍常用的验证语言SystemVerilog、E、PSL原创 2022-04-10 15:39:05 · 1349 阅读 · 0 评论 -
Verilog入门设计(二)——基本逻辑电路设计
基本逻辑电路设计一、触发器1、D触发器(1)基本D触发器(2)带异步清零、异步置1的D触发器(3)带同步清零、同步置1的D触发器2、JK触发器(1)带异步清零、异步置1的JK触发器二、寄存器与锁存器1、锁存器(1)电平敏感的1位数据锁存器(2)带置位端和复位端的1位数据锁存器(3)8位数据锁存器2、寄存器(1)8位数据寄存器(2)8位移位寄存器三、计数器与串并转换器1、计数器(1)可变模加法/减法计数器(2)4位Johnson计数器2、串/并转换器(1)串并转换器(2)并串转换器四、简易微处理器一、触发器原创 2022-04-06 22:50:03 · 7977 阅读 · 1 评论 -
Verilog入门设计(一)——基本组合电路设计
1、基本门电路图1 门电路基本门电路的几种描述方法:(1)门级结构描述module gate1(a,b,c,d,f);input a,b,c,d;output f;nand(s1,a,b);and(s2,b,c,d);or(f,s1,s2);endmodule(2)数据流描述module gate2(f,a,b,c,d);input a,b,c,d;output f;assign f=(~(a&b))|(b&c&d);endmodule(3)行原创 2022-04-05 15:02:13 · 4201 阅读 · 0 评论 -
Verilog HDL Conditional Statement error at xxx.v(8): cannot match operand(s) in the condition to the
一、问题描述在学习Verilog的过程中,使用Verilog进行状态机设计,验证书中的代码时,出现以下错误。//FSM.v 代码module FSM(clk,clr,out,start,step2,step3);input clk,clr,start,step2,step3;output[2:0] out;reg[2:0] out;reg[1:0] state,next_state;parameter state0=2'b00,state1=2'b01,state2=2'b11,state3=原创 2022-03-02 20:51:06 · 2552 阅读 · 0 评论 -
quartus+modelsim仿真教程
一、编写设计程序1、新建工程:打开quartus软件,菜单栏:File->New Project Wizard,然后得到下图界面:点击next。在该界面中需设置工程目录以及工程名。本项目没有写好的代码,直接点击next进入下一步。在以下界面选择相应的设备,这需要根据你手上设备的型号选择。本项目不需要再实物开发板上验证,所以不进行选择或者随意选择一款均可。接下来是EDA工具选择,选择好后点击next。最后一步是之前的一个总结报告,直接finish就好。至此,成功新建一个项目。原创 2022-02-24 17:48:23 · 30075 阅读 · 3 评论 -
quartus II波形仿真错误:Error: Waveform2.vwf.vt(30): near “,“: syntax error, unexpected ‘,‘ # ** Error 解决方法
一、问题在使用quartus设计基于D触发器的4分频器时,进行波形图仿真时出现以下错误: Error: Waveform2.vwf.vt(30): near ",": syntax error, unexpected ','# ** Error: D:/Quartus/modelsim_ase/win32aloem/vlog failed.# Executing ONERROR command at macro ./D4.do line 4Error. 二、解决方法在原理图设计中,我的输入原创 2021-12-26 22:08:54 · 12314 阅读 · 2 评论