锦锦锦aaa-CSDN博客

原创【项目中的经验总结】

在多电源域设计中，dummy gate 虽不参与功能，但其电位状态会通过寄生效应影响器件行为。因此，dummy gate 的连接策略必须与主器件电源域保持一致，否则可能引入隐蔽的漏电路径和可靠性问题。

2026-01-07 16:37:40 313

原创【限流电阻】

一级 ESD diode 附近的限流电阻（Series Resistor），是指放置在 PAD 与内部电路之间、紧邻一级 ESD diode 的电阻结构，用于在 ESD、过压或热插拔事件中限制瞬态电流，保护 diode 与内部电路，并抑制 latch-up。

2026-01-05 16:09:35 298

原创版图面试part2

Bias 电路的原理就是：利用电流镜或带隙参考产生稳定、不随温度和电源变化的电流（或电压），作为电路的工作点，使所有 MOS 工作在正确的区域（通常是饱和区）

2025-12-11 23:09:54 600

预防 latch-up 的方法通常包括在工艺和设计层面上加入一些保护措施，比如增加隔离、控制杂散电阻，以及在设计时避免长时间的大电流冲击。具体来说，当有一个较大的瞬态电流或过电压出现在芯片的 IO 管脚时，可能会在 P-well 和 N-well 之间触发寄生结构，形成正反馈通路，导致电流持续流动。Latch-up 的原理其实是半导体器件中一个经典的可靠性问题。简单来说，它发生在 CMOS 工艺里，当 PNP 和 NPN 型的双极型晶体管在同一块芯片上形成寄生闩锁结构时，就可能触发这种现象。

2025-12-11 18:53:36 877

原创【版图面试之60问】

半导体是“可控导电”的材料，本征硅依靠热激发产生载流子。能在晶体中移动并携带电流的粒子叫载流子。N 型：五价掺杂，电子为多数载流子。P 型：三价掺杂，空穴为多数载流子。五价给电子，三价造空穴。电场驱动叫漂移，浓度驱动叫扩散。PN 结的核心是耗尽区与势垒。反向电压过大 → PN 结突然导通 → 大电流。类型：齐纳 / 雪崩。窄耗尽区产生隧穿 → 低压击穿。高电场碰撞电离引起的高压击穿。包含 DRC/LVS 规则、模型、层信息、工艺参数。

2025-12-02 22:40:28 648

原创【layout理解篇之：GGNMOS】

Drain 是唯一的“热端”，金属必须加宽多层并联金属（M1~Mtop）必须覆盖足够面积via 数量要充足（避免单 via 热烧）保护环（guard ring）必须完整包围Bulk 必须大量 P-tap 连接到 GND，保证寄生 NPN 能快速触发与 PAD 之间的路径不能存在瓶颈狭窄金属GGNMOS = 栅接地 NMOS，用寄生 NPN 提供大电流泄放，是最普及的 ESD 保护器件。结构简单、可跨工艺使用，但钳位电压较高，现代 IO 常用 LVTSCR 替代。

2025-11-27 20:53:47 1160

原创【layout理解篇之：ESD通流1.33A】

典型 ESD 电流流向：PAD → ESD Diode / Clamp → VDDIO / VSSIO → 电源网 or 大片电容 → 消散验证的本质：📌每一段路径都要能承受 1.33 A，不得有薄弱环节。1. 1.33A 从 PAD 打进来2. 先经过上/下二极管或 Clamp3. 流向 VDDIO / VSSIO4. 再分流到大电容 / 电源网5. 最终耗散掉你要做的检查就是：这条路上的所有金属 + via + 器件 → 能不能承受 1.33 A？为什么要算 1.33 A？

2025-11-27 20:35:11 455

原创【layout理解篇之：mos电阻】

S=D 短接的 MOS，是一种“二极管型可控电阻”，Gate 控制电阻大小，Bulk 必须接对电位，是高速 IO、CTLE 等模拟前端常用结构。

2025-11-26 09:14:16 566

原创【版图设计面试题整理】

由于工艺的限制，实际制造出的器件一定存在误差。**匹配（Matching）**是为了确保版图中不同器件之间的性能变化一致，让芯片性能更符合电路设计要求，提高良率、降低成本。公共中心（Common-Centroid）交叉指（Interdigit）对称布局尽可能使用相同方向、相同尺寸器件增加 Dummy 设备减少边缘效应环境一致性：同层、同温度、同应力、同电场区域匹配越好，性能越稳定，漂移越小，版图可制造性更强。

2025-11-26 00:37:52 707

原创【layout理解篇之：设计规则和gds】

体系用途层号是否具有实际制造意义TechfileEDA 工具内部识别层✖MapfileTechfile → GDS 的映射✔ 中间转换GDS提交 Foundry 制造✔✔✔ 具有工业意义。

2025-11-25 22:22:53 511

原创【版图的分类】

数字版图：自动化为主，面积功耗时序最重要模拟版图：匹配、对称、寄生可控、隔离最重要射频版图：高频 EM 结构，损耗/Q 值最重要I/O 基础 IP：ESD 是绝对第一优先级这是整个芯片版图体系最核心的分类结构。

2025-11-25 22:01:18 427

转载【CMOS制作流程】

器件都建在 p-epi 上p-epi 通过高电阻与 tap 配合抑制闩锁p+sub 掺杂高，p-epi 掺杂低STI 是浅隔离，只能隔绝大部分，但不是“绝对隔离”OD 是由 STI 包围后留下的硅岛，器件只能在 OD 上形成高压/高隔离需求使用 DTI 或 SOI 才能彻底隔离STI（破坏性工艺） → Well（精确定义器件区域）这是最稳定、可控的顺序。高压/BCD 工艺：可能存在先 Well → 再做深沟槽隔离（DTI）或 STI的特例。

2025-11-24 15:45:02 266

转载【layout理解篇之：半导体制造流程】

间距：来自光刻与刻蚀余量宽度：来自电迁移与电流密度密度：来自 CMP 平坦性需求你画的每一条线、每一个间距，都对应着某个工艺步骤的物理极限。

2025-11-24 15:23:04 283

原创【layout理解篇之：AAinjector】

最终电流是否进入 MOS 或二极管等器件的扩散区（AA）？✔ 是 → Injector✘ 否 → Not injectorPERC 检查根据这个逻辑 trace 整个网络，最终得出 injector 清单。

2025-11-24 14:46:15 613

原创【layout理解篇之：寄生电容/寄生电阻】

寄生电容来自金属间、金属对衬底、电线长度与重叠面积。减少方法：缩短导线、提高金属层、避免重叠。寄生电阻来自金属长度和宽度。减少方法：加宽金属、使用高层金属、多根并联。核心影响：RC 延迟、信号畸变、噪声耦合、电源压降。

2025-11-24 14:31:20 1258

原创【layout理解篇：Bump】

最常见的失效链如下：电流过大↓Mtop 加热↓via 局部电流集中↓↓↓焊料 void↓bump open↓die fail也可能出现：热–机械 mismatch↓Silicon 挠曲↓↓ESD Weak↓这些都是现实中出现过的大量封装失效案例。机械工程热工程电源工程（PDN）高速信号工程（SI）封装工程（package）电迁移与材料工程半导体器件工程（FEOL/BEOL）

2025-11-23 09:19:56 921

原创【layout知识点日常更新2025/11/30】

晶圆制造具有固有方向性方向性误差会影响 Vt、μ、CD、Id、电阻值不同方向器件会出现不可消除的一阶系统性偏差因此方向一致是匹配最基本、最强制的要求。

2025-11-21 15:25:01 482

原创【Linux如何查看目录占用磁盘空间】

find . <A 条件> -prune -o <B 条件> -print/-execA 用来“跳过不该搜索的路径”，B 执行真正匹配逻辑（name / type / exec / print）。掌握这套模板，你可以写出任何复杂的find查询。

2025-11-20 15:30:02 443

原创【layout理解篇之：Decap】

芯片去耦电容（Decap）是用于稳定电源电压、提供瞬时电流和抑制供电噪声的关键结构。它通过降低供电路径中的寄生电感效应，解决远端电源无法快速响应瞬态电流需求的问题。Decap作为本地"储能电容"，能显著减小电压跌落，维持电源稳定性，防止逻辑错误和模拟电路性能退化。其主要实现方式包括MOS电容、MIM/MOM电容和专用DEC单元，需靠近高功耗模块放置。虽然Decap能有效改善供电质量，但也需注意漏电增加、可能引发谐振以及占用芯片面积等副作用。本质上，Decap是芯片电源网络中的能量缓冲器，

2025-11-16 23:43:10 721

原创【版图上mom电容结构理解】

文章摘要： MOM（Metal-Oxide-Metal）电容是一种利用多层金属（如M2-M7）交错形成的高密度片上电容，适用于模拟/RF电路。相比MIM电容，MOM成本更低但线性度稍差。在720工艺中，M8层仅用于端子引线，不参与电容形成。极性判断标准以工艺层momap marking54为准（标记端为Plus），其他方法如Pin命名或VIA引出层可作为辅助。常见LVS错误包括极性反接、momap缺失或金属短接。设计时需注意对称布局、减少寄生效应，并确保大电容避免信号干扰。（150字）关键词： MOM电容

2025-11-16 23:41:45 944

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