郝芯人-CSDN博客

原创不同方法的序列检测

检测一段序列这里给出两种方法讨论：1.状态机；2.移位寄存器。例子：检测序列1011。第一种方法：状态机。（这里采用一段式状态机）话不多说，上代码。module fsm( input clk, input rst_n, input din, output reg led );reg [2:0] state;localparam s_idle = 4'b0001,s_1 = 4'b0010,s_10 = 4'b0100,s_101 = 4'b

2022-03-08 21:34:19 290

原创 fifo读写写测试

记录学习日常：本实验参考正点原子的实验教程。按照自己的理解来完成实验。四个模块，第一个模块是调用fifo IP核并设计类型，二，写如数据模块，三，读数据模块，四，顶层模块。ip核设置如图：二，写数据模块的输入有时钟、复位、写满、写空，输出有写请求、写出数据，把数据写入fifo核。读数据模块输入有时钟、复位、读空、读满、从fifo核来的数据，输出有读请求。写请求与读请求都与fifo核发输入端相连，感觉fifo核像是个存储器，写入数据再读出。当写空状态与写请求寄存器为1是写请求触发，当.

2021-11-10 10:49:01 776

原创数码管动起来

记录学习日常，此实验借鉴正点原子的例程，这次代码好长呀。第一个模块是一个计数器，让数据100ms变化一次，设置一个100ms计数器与一个计数满的标志信号。上代码：module count( input clk, input rst_n, output reg en, output reg [5:0]point, output reg [19:0]data, output reg signal);reg flag;reg[22:0]cnt;//100ms数据变化一次param

2021-11-09 11:04:17 221

原创数码管跑起来

记录学习日常，先试一下静态数码管我的开发板上有六个数码管，一个数码管上有八段。上代码：module seg( input clk, input rst_n, output reg [5:0]sel, output reg [7:0]seg);reg flag;parameter Time = 250;reg [24:0]cnt;reg [3:0] state;always@(posedge clk or negedge rst_n) if(!rst_n)begin fla

2021-11-08 18:57:20 96

原创不在“状态”的一段、三段

记录学习日常：这两天在看状态机，这里给出一段式和三段式状态机的代码编写。上代码：module haoxinren( input clk, input rst_n, input [7:0]data, output reg led);localparam find_v = 4'b0001, find_h = 4'b0010, find_d = 4'b0100, find_l = 4'b1000;reg [3:0]state;always@(posedge clk or ne

2021-11-08 14:49:13 59

原创初时IP核

这里介绍了我使用的第一个ip核:计数器在quartus中找到counte ip核设置后并编写测试文件，借鉴了小梅哥的材料。上代码：`timescale 1ns/1ns`define clock_period 20module counter_ip;reg cin; reg clk; wire cout; wire [3:0] q;counter u_counter( .cin(cin), .clock(clk), .cout(cout), .q(q) );

2021-11-07 10:05:08 84

原创要有足够的时间给信号，要不亚稳态等着你

这里的时间是指信号传输的建立时间和保持时间。建立时间：时钟有效沿到来之前数据必须保持稳定的最小时间；保持时间：时钟有效沿到来之后数据必须保持稳定的最小时间；实际上亚稳态是无法完全消除的，只能降低。上述时间不够时，会使信号在0和1之间不定的漂浮如图：在硬件逻辑电路中，可以通过打两拍的方式降低亚稳态。上代码：module yawentai( input clk, input rst_n, input signal_in, output signal_out);/*r.

2021-11-06 19:12:56 84

原创天冷了，“消个抖”

开发板上的按键，有的自带消抖功能，有的则没有。因为按键存在一个反作用弹簧，所以在按下的或松开的时候会产生额外的物理抖动进而导致电平抖动，如图：使用硬件逻辑电路消除抖动。上代码：module key_debounce( input clk, input rst_n, input key, output reg key_flag, output reg key_value);reg [31:0] cnt;reg key_reg;always@(posedge clk or ne.

2021-11-06 16:42:08 44

原创让灯呼吸起来

呼吸灯的原理在这里就不说，随便去网站上搜下就知道了。在这里我设计了三个计数器和一个标志信号。在2s内完成由灭到亮的过程，2us的计数器正常写，2ms的计数器需要考虑2us的条件，2s的计数器考虑前两个计数器的条件；flag信号的变化取决于三个计数器的条件。module breath_led( input clk , input rst_n , output reg[9:0] led ); pa

2021-11-06 15:23:36 65

原创基于Verilog的流水灯

一个FPGA小白的艰辛历程，独自摸索，大家一起讨论、一起进步。本文基于DE-10standard开发板实现花样流水灯，其他类型的开发板一样的，话不多说上代码：module flash_led( input clk, input rst_n, output reg[9:0]led);reg [24:0] cnt;//50MHZ时钟，计数0.5秒500000000/20always@(posedge clk or negedge rst_n) if(!rst_n) cnt &lt

2021-11-06 10:36:38 1022

qq_43827140的博客