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原创 vivado的mark_debug用法(vhdl+verilog)
进行第2步时,注意时钟一定要是自己设置的时钟,内部自己生成的时钟会报错。在完成比特流生成之后注意到xxx.runs的文件夹中的这两个文件。在确保已开启FPGA的情况下,Open Target。点击芯片名称,可以进行编译,如添加ltx。选择Auto connect。
2024-03-20 13:35:27
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原创 FPGA 边缘检测(摄像头v5640)
capture接收摄像头配置完成的信号,当场同步信号拉低后,且行参考信号有效时进行数据的采集。但是摄像头的数据是把16位RGB拆分为高八位和低八位发送的,我们需要通过移位+位拼接的方式把两个8bit数据合并成16bit数据输出,同时为了SDRAM模块更好的识别帧头和帧尾,gauss_filter 高斯滤波器___线性平滑滤波,降低高斯噪音,即服从正太分布的噪声,图像去噪。数据处理:包括图像的灰度转化、高斯滤波、二值化,和Sobel边沿检测等。在上电等待20ms后,利用IIC协议进行摄像头的配置,
2023-06-01 18:49:58
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边缘检测源代码(ov5640)
2024-06-24
空空如也
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