代码
- .v文件
在想要检测的信号前加上标记(x表示数字,xxxxx表示信号名)
.v | |
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( * mark_debug = “true” * ) input [x:x] xxxxx; | |
( * mark_debug = “true” * ) reg[x:x] xxxxx; | |
如果没有input/output ,只有reg/wire 那就只在reg/wire前添加标记 | |
![]() | |
![]() |
- .vhdl文件
在声明完信号之后,再额外添加需要标记的信号(xxxxx,yyyyy表示信号名)
.vhd | |
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signal xxxxx:std_logic_vector (23 downto 0); | |
signal yyyyy:std_logic_vector (23 downto 0); | |
attribute mark_debug : string; | |
attribute mark_debug of xxxxxx : signal is “true”; | |
attribute mark_debug of yyyyy : signal is “true”; |
vivado编译器
进行第2步时,注意时钟一定要是自己设置的时钟,内部自己生成的时钟会报错
The debug hub core was not detected, Dropping logic with cellname:‘xxxxxx’
在完成比特流生成之后注意到xxx.runs的文件夹中的这两个文件
看波形
在确保已开启FPGA的情况下,Open Target
①Auto connect
②program device
③如果已有波形需要更新就选refresh device
多次点击“》”,直到出现想要观察的波形
波形查看 | |
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ctrl+鼠标滚轮:放大/缩小波形(横向) | |
shift+鼠标滚轮:左移/右移波形 |
点击芯片名称,可以对.bit文件 / .tlx文件编译