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Verilog
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组合逻辑与时序逻辑的行为级建模
行为建模是工业上采用的一种非常重要的描述方式,可以用来进行大型芯片的设计。行为建模可以描述一个设计的功能特性,即所设计的电路是干什么的,而不是怎样去实现他的硬件设计。行为级模型描述的是电路的输入—输出模型,忽略了电路的低层次内部结构和物理实现的细节。传播延时不包含在电路的行为级模型中,但在单元的传播延时会对逻辑的物理实现产生定时约束的情况下要由综合工具在目标工艺实现是对其进行考虑。原创 2022-09-13 10:33:07 · 700 阅读 · 1 评论 -
verilog实现一个串行的4位全加器
采用分层次方法设计,先设计一个一位的全加器,然后在顶层调用4个1位的全加器。原创 2022-06-22 10:28:56 · 5902 阅读 · 1 评论