凤栖梧桐o(≧v≦)o-CSDN博客

原创用Verilog HDL设计深度为128，位宽为8的FIFO

【代码】用Verilog HDL设计深度为128，位宽为8的FIFO。

2023-03-28 21:45:38 297 1

原创 Verilog HDL实现Wallace树乘法器

【代码】Verilog HDL实现Wallace树乘法器。

2023-03-27 19:59:56 218

原创信号产生器

通过计数器输出不同的状态，再根据输出的信号值与状态之间所得到的逻辑表达式，输出不同状态下的所对应的信号值。8个信号值对应8个状态，从000-001-…-111，分别输出0,1，…-通过将输入按照移位寄存器的形式，向右循环一位输出想要的信号值。用状态转移图输出“100_1011_0110”信号。类型实现“100_1011_0110”信号的产生。输出“0101_0011”信号。

2023-03-27 11:18:00 68

原创 Verilog HDL实现一个计数范围为99的8421BCD计数器

【代码】Verilog HDL实现一个计数范围为99的8421BCD计数器。

2023-03-25 11:15:00 1171

原创 Verilog HDL通过级联法实现模999计数器

在本次测试中，当时间来到3990ns时，标志着一个999计数周期完成。

2023-03-25 10:45:17 442

原创 Verilog HDL实现2~255可配置计数器

Verilog HDL实现2~255可配置计数器

2023-03-24 16:47:05 185

转载构造器

*构造器*1.构造器是干什么的？答：创建对象时执行初始化，当创建一个对象时，系统会为这个对象的实例进行默认的初始化。如果想改变这种默认的初始化，就可以通过自定义构造器来实现。2.构造器有哪几类？答：有两类，分为实例构造器与静态构造器，而在实例构造器中还分为缺省构造器和非缺省构造器。3.实...

2018-12-06 22:27:11 76

空空如也

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