verilog基础
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verilog基础知识
好久没改昵称了
这个作者很懒,什么都没留下…
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vivado常用时序约束命令以及tcl约束
https://www.pianshen.com/article/17131813733/https://www.cnblogs.com/IClearner/p/6663680.html原创 2022-03-29 12:00:24 · 284 阅读 · 0 评论 -
时钟切换电路
有毛刺的时钟切换电路原理图如图1所示:图1这个时钟切换电路是一个纯组合逻辑,输出时钟(OUT CLOCK)由选择信号(SELECT)控制,当SELECT为1时输出CLK1,反之,输出CLK0.看似很简单,实现了时钟的切换,实则存在着很大的隐患,会产生毛刺,如图2所示:图2对上图的Verilog描述:assign outclk = (clk1 & select) | (~select & clk0);相关时钟源的毛刺保护图3显示了防止源时钟相互倍数的时钟开关输出出现原创 2022-03-22 10:03:45 · 1754 阅读 · 0 评论 -
异步复位同步释放
复位信号可以分为同步复位和异步复位两大类。同步复位:指的是当复位信号发生变化时,并不立即生效,而是等到有效时钟沿采集到复位信号的变化后,才会对寄存器进行复位操作。从同步复位的描述中,就可发现同步复位的过程是依赖于时钟信号的,所以称之为同步。异步复位:不依赖于系统时钟,一旦信号发生变化,就会立即对寄存器进行复位操作。由于在现有的大多数逻辑器件库中,触发器DFF都是只包含有异步复位端口,所以同步复位的使用会造成冗余组合逻辑的使用,浪费资源。因此,大多数数字设计中都采用的是异步复位信号。虽然异步复位信号更原创 2022-03-16 16:19:53 · 2105 阅读 · 0 评论 -
moore状态机和mealy状态机
首先给出结论:(1)moore状态机的输出仅和当前状态有关。(2)mealy状态机的输出不仅和当前状态有关,还与当前输入有关。参考链接:https://blog.csdn.net/Reborn_Lee/article/details/88918615原创 2022-03-03 11:31:30 · 194 阅读 · 0 评论 -
异步FIFO设计
FIFO简介FIFO是英文First In First Out 的缩写,是一种先进先出的数据缓存器,它与普通存储器的区别是没有外部读写地址线,这样使用起来非常简单,但缺点就是只能顺序写入数据,顺序的读出数据,其数据地址由内部读写指针自动加1完成,不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。用途1:异步FIFO读写分别采用相互异步的不同时钟。在现代集成电路芯片中,随着设计规模的不断扩大,一个系统中往往含有数个时钟,多时钟域带来的一个问题就是,如何设计异步时钟之间的接口电路。异步FI原创 2022-03-21 13:51:58 · 762 阅读 · 0 评论 -
FPGA的结构和设计流程
【FPGA的结构】一般包括:(1)可编程逻辑块(CLB)(2)可编程输入/输出单元(IOB)(3)时钟管理模块(DCM)(4)嵌入式块RAM(BRAM)(5)内嵌专用IP单元(1)可编程逻辑块CLB是FPGA内部的基本逻辑单元,其数量和特性会依据器件的不同而不同。大体上每个CLB由若干查找表及附加逻辑(如多路选择器、触发器、进位逻辑、算术逻辑等)组成,可用于实现组合逻辑和时序逻辑,还可以被配置为分布式RAM和分布式ROM。图2-4-给出了一个典型CLB的结构,包含一个4输入LUT、一个多路原创 2022-03-02 17:25:27 · 3128 阅读 · 0 评论 -
Verilog实现奇数、偶数分频
参考链接:https://blog.csdn.net/AD7533/article/details/109776437原创 2022-03-03 13:51:19 · 157 阅读 · 0 评论 -
VerilogHDL学习笔记
1、可综合四大法宝:always、assign、if…else、case2、无优先级判断结构①单if语句,即(if…else if…else if…else)通常被映射为多路选择器。②case语句多用于指令译码电路。3、有优先级判断结构多if语句,即(if…if…)4、慎用latch①在if…else中一定要完备②case一定要有default...原创 2022-02-23 22:48:34 · 1441 阅读 · 0 评论