VerilogHDL学习笔记

1、可综合四大法宝：
always、assign、if…else、case
2、无优先级判断结构
①多if语句，即(if…if…)
通常被映射为多路选择器。
②case语句
多用于指令译码电路。
3、有优先级判断结构
单if语句，即(if…else if…else if…else)
4、慎用latch
①在if…else中一定要完备
②case一定要有default

5、FIFO深度计算

参考文献： https://www.cnblogs.com/dxs959229640/p/8144656.html

6、跨时钟域处理（参考《SOC设计方法与实现(第三版)》P126-P137）
①单bit信号的跨时钟域处理
首先是亚稳态问题。处理亚稳态问题，一般通过两级同步器进行处理（俗称“打两拍”）。这样可以大大减少亚稳态出现和传播的概率，但不能消除亚稳态，适用于对少量错误不敏感的功能单元。


最基本的同步器是两个串联的触发器，均由目的时钟域提供时钟。这个电路称为两个触发器同步器。如果输入数据的变化非常接近接收时钟边沿（在建立/保