verilog
止。。
这个作者很懒,什么都没留下…
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verilog 数字系统教程-5
序列检测器功能描述时序仿真综合功能对串行的输入数据流进行检测,只要发现10010码就会立即输出一个高位电平;描述时序仿真综合原创 2021-12-03 17:04:35 · 67 阅读 · 0 评论 -
verilog 数字系统教程-5
反馈振荡器建模如下:时序仿真:综合阻塞赋值与非阻塞赋值时序电路建模,使用非阻塞赋值锁存器电路建模时,用非阻塞赋值;用always块建立组合逻辑模型时,用阻塞赋值;在同一个always块中建立时序和组合逻辑电路时,用非阻塞赋值;在同一个always块中不要即用非阻塞赋值又用阻塞赋值;不要在一个always块中为同一个变量赋值;用$strobe系统任务来显示非阻塞赋值变量值;在赋值时不要使用#0延时;建模如下:时序仿真:综合...原创 2021-11-30 10:56:15 · 165 阅读 · 0 评论 -
verilog 数字系统教程-4
4位寄存器带清0端行为描述综合结果测试文件编写仿真波形行为描述综合结果测试文件编写仿真波形原创 2021-11-26 17:30:07 · 237 阅读 · 0 评论 -
verilog 数字系统教程-3
4 bit计数器模块描述时序验证综合模块描述时序验证综合原创 2021-11-26 14:28:19 · 146 阅读 · 0 评论 -
数字电路-逻辑式化简公式
原创 2021-11-26 14:09:32 · 1126 阅读 · 0 评论 -
verilog 数字系统教程-2
verilog 语法与门电路的关系if-elsecasefor循环+if-elsecasefor循环+原创 2021-11-25 20:15:26 · 251 阅读 · 0 评论 -
verilog 数字系统教程-1
verilog 数字系统教程-14选1 选择器(带触发器)综合时序验证4选1 选择器(不带触发器)4选1 选择器(带触发器)综合verilog 带触发器综合 DCtcl 编写:运行:dc_shelldc_shell>source bulidingRun.tcl生成netlist如下:综合结果如下:时序验证运行shell编写提前安装 iverilog ,gtkwaveiverilog 编译verilog;gtkwave 显示波形4选1 选择器(不带触发器)原创 2021-11-25 17:56:32 · 132 阅读 · 0 评论 -
Design Compiler总结(Synopsys)
原文:https://www.jianshu.com/p/858079948adb作用:RTL ------- > 优化过的netlist(logic Circuit)。synthesis flow:synthesis = translation + logic optimization + gate mapping1.Translation:将RTL代码转化成GTECH库元件组成的逻辑电路。2.gate mapping:将GTECH库元件组成的逻辑图转换到目标工艺库上,形成.dcc文件。原创 2021-11-24 18:38:21 · 1320 阅读 · 0 评论 -
Linux verilog编译/综合/test bench
Linux verilog编译/综合/test bench所需软件实例led_demo.vled_demo_tb.vbulidingRun.shrun bulidingRun.sh所需软件iveriloggtkwave实例led_demo.vmodule led_demo( input clk, input rst_n, output reg led);reg [7:0] cnt;always @ (posedge clk)begin if(!rst原创 2021-08-03 17:23:20 · 525 阅读 · 0 评论