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原创 DDR3 IP核的配置(一)

与DDR3芯片相邻的管脚,通常是以ddr3为前缀的,在这里我们不需要对其进行特殊的配置,只需要注意一个管脚,那就是init_calib_complete的管脚,它表示DDR3在初始化、校验完成以后的标志信号(也包含模式寄存器配置完成),在这个信号拉高之前,我们不能对DDR3芯片进行读写操作,不能通过AXI接口对DDR3进行任何操作。上述为AXI的读接口和写接口,读接口是由读数据和读地址组成的,写接口是由写地址、写数据和写响应组成的。(4)s_axi_valid与s_axi_ready。

2023-07-06 22:25:13 393 1

原创 DDR3 IP的配置

如图所示,DDR3芯片相当于外接在fpga外部的,通过DDR3的ip核,对DDR3芯片进行控制。我们将DDR3 IP与芯片相连的时钟设置成400M(2500ps)3.选择可以兼容的芯片,这里一般不选,比较冗余。1.输入MIG,进行DDR3的ip的检索。5.DDR3芯片的相应的参数的设计。6.DDR3 ip的设计。8.一直点击next即可。这里可以看到芯片手册。

2023-07-05 19:01:25 386

原创 通俗理解DDR3(自学使用)

上述给出了DDR3的状态转移图,对于DDR3 SDRAM 来说,其工作是需要不断的进行刷新的,而且刷新时间是固定的(他是所有的bank一行一行进行刷新,bank同时刷新),假设行地址有12根地址线,那么就是有4096行,刷新假设需要64ms,那么第一次刷新和第二次刷新之间的时间间隔为15us ,同理,第二次刷新和第三次刷新之间间隔也为15us。SDRAM的全称是:SDR SDRAM(S:是同步的意思,D:是动态的意思,动态是指存储器需要不断的刷新,保证数据不丢失。(上图的右侧的DQ端是数据的写入和读出端)

2023-06-30 19:15:33 2628

原创 FPGA时序分析工具上手(一)(Quartus)

运行程序,点击Time Quest Timing Analyzer选项,从里面的clock中,我们可以看出,系统默认的输入时钟频率为1000MHZ。从第二张图可以看出,整个系统可以正确传输数据的最大时钟频率应该是250.13MHZ,所以现在会报错(因为输入频率超出了最大频率).明明我们输入的频率是50MHZ,怎么变成了1000MHZ 了呢?在FPGA的设计中,往往要进行时序约束,时序约束的作用是告诉EDA软件,该设计要达到什么样的时序标准,在时序约束中,有着欠约束和过约束之分。第三步:直接修改时钟。

2023-06-20 20:32:26 1327

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