所有的外设在使用之前都必须设置时钟信号，才可以正常工作，初始化外设一定要使能相应的时钟。
RCC学习：重点是时钟树
system_stm32f10x.c 、 库函数时钟系统时钟函数SetSysClockTo72()，这个函数是我们用库的时候默认的系统时钟设置函数，
该函数的功能是利用HSE把时钟设置为：PCLK2 = HCLK = SYSCLK = 72MHz，PCLK1 = HCLK
关键词：PLL时钟PLLCLK、系统时钟SYSCLK、AHB总线时钟HCLK、APB2总线时钟HCLK2、
APB1总线时钟HCLK1/2 = 36MHz 。
在STM32中，有五个时钟源，为HSI、HSE、LSI、LSE、PLL。
①、HSE是高速外部时钟信号，最常用的是8MHz的无源晶振。
②、HSI是高速内部时钟，时钟频率为4~16MHz，当使用有源晶振时，时钟从OSC_IN引脚进入，
OSC_OUT引脚悬空；当使用无源晶振时，时钟从OSC_IN和OSC_OUT进入，并且要配置谐振电容，
，HSE最常用的是8MHz的无源晶振。
③、LSI是低速内部时钟，RC振荡器，频率为40kHz。
④、LSE是低速外部时钟，接频率为32.768kHz的石英晶体外部时钟源，主要提供给实时时钟模块，
所以一般采用32.768KHz。。
⑤、PLL为锁相环倍频输出，其时钟输入源可选择为HSI/2、HSE或者HSE/2。倍频可选择为2~16倍， 但是其输出频率最大不得超过72MHz。
其中FCLK,HCLK,PCLK都称为系统时钟,但区别如下,
FCLK,提供给CPU内核的时钟信号,CPU的主频就是指这个信号;
HCLK,提供给高速总线AHB的时钟信号;
PCLK,提供给低速总线APB的时钟信号;
SYSCLK 系统时钟，最大72MHz
HCLK ：AHB总线时钟，由系统时钟SYSCLK 分频得到，一般不分频，等于系统时钟。
经过总线桥AHB–APB，通过设置分频，可由HCLK得到 PCLK1与PCLK2时钟，不过PCLK2时钟最高可达72MHz，
而PCLK1最大36MHz。PCLK2对应APB2外设。PCLK1对应APB1外设。
STM32设备树
①、HSE采用8MHz的无源晶振和要配谐振电容，时钟从OSC_IN和OSC_OUT进入；
②、再经过PLLXTPRE设置（时钟配置寄存器CFGR的位17），这里设置为HSE不分频；
③、（此时在PLL时钟（PLLCLK）源）再经过PLLSRC设置（时钟配置寄存器CFGR的位16控制）；
④、（此时在进行时钟倍频）再经过PLLMUL[3:0]设置（即由时钟配置寄存器CFGR的位21~18），
这里设置为9倍频，故此时经过PLL时钟倍频之后的时钟为 PLLCLK = 8M X 9 = 72MHz。而72MHz
是ST官方推荐的稳定运行时钟，最高可以达到128MHz的超频时钟。
⑤、此时就会进入到系统时钟SYSCLK，由CFGR的位1~0，即SW[10]设置选择HSI、PLLCLK还是HSE，
这里设置SYSCLK = PLLCLK = 72MHz；
⑥、（（系统时钟SYSCLK））SYSCLK再经过AHB预分频器（（AHB总线时钟HCLK）），经过分频可以得到三条路条路，
1、是直接得到SDIO、FSMC、SDIO的AHB接口、AHB总线和核心存储器和DMA；
1、RCC主要作用–时钟部分
设置系统时钟SYSCLK、设置AHB分频因子（决定HCLK等于多少）、设置APB2分频因子（决定PCLK2等于多少）、设置APB1分频因子（决定PCLK1等于多少）、设置各个外设的分频因子；
控制AHB、APB2和APB1这3条总线时钟的开启、控制每个外设的时钟的开启。对于SYSCLK、HCLK、PCLK2、PCLK1这4个时钟的配置一般是：PCLK2=HCLK=SYSCLK=PLLCLK=72MHz，PCLK1=HCLK/2=36MHz。这个时钟配置也是库函数的标准配置，我们用得最多的就是这个。
2 、RCC框图剖析——时钟部分
对于时钟树，单纯讲理论的话会比较枯燥，如果选取一条主线，并辅以代码，先主后次讲解的话会很容易，而且记忆还更深刻。这里选取库函数时钟系统时钟函数：Set Sys Clock To72()，以这个函数的编写流程来讲解时钟树，这个函数也是我们用库的时候默认的系统时钟设置函数。该函数的功能是利用HSE把时钟设置为：PCLK2=HCLK=SYSCLK=72MHz，PCLK1=HCLK/2=36MHz。下面就以这个代码的流程为主线来分析时钟树，见图1-1。代码流程在时钟树中以数字的大小顺序标识，如图1-1中的①～⑦。
图1-1 STM32时钟树
2.1 、系统时钟
1．HSE高速外部时钟信号
HSE是高速的外部时钟信号，可以由有源晶振或者无源晶振提供，频率为4～16MHz。当使用有源晶振时，时钟从OSC_IN引脚进入，OSC_OUT引脚悬空；当使用无源晶振时，时钟从OSC_IN和OSC_OUT进入，并且要配谐振电容。
HSE最常使用的就是8MHz的无源晶振。当确定PLL时钟来源的时候，HSE可以不分频或者2分频，这个由时钟配置寄存器CFGR的位17，即PLLXTPRE设置。这里设置为HSE不分频。
2．PLL时钟源
PLL时钟来源可以有两个：一个是HSE，另外一个是HSI/2。具体用哪个由时钟配置寄存器CFGR的位16，即PLLSRC设置。HSI是内部高速的时钟信号，频率为8MHz，根据温度和环境的情况频率会漂移，一般不作为PLL的时钟来源。这里我们选HSE作为PLL的时钟来源。
3．PLL时钟PLLCLK
通过设置PLL的倍频因子，可以对PLL的时钟来源进行倍频，倍频因子可以是2～16，具体设置成多少，由时钟配置寄存器CFGR的位21～18，即PLLMUL[3:0]设置。这里设置为9倍频，因为上一步设置PLL的时钟来源为HSE=8MHz，所以经过PLL倍频之后的PLL时钟为：PLLCLK=8M×9=72MHz。72MHz是ST官方推荐的稳定运行时钟，如果想超频的话，增大倍频因子即可，最高为128MHz。这里设置PLL时钟：PLLCLK=8M×9=72MHz。
4．系统时钟SYSCLK
系统时钟的来源可以是HSI、PLLCLK、HSE，具体由时钟配置寄存器CFGR的位1～0，即SW[1:0]设置。这里设置系统时钟：SYSCLK=PLLCLK=72MHz。
5．AHB总线时钟HCLK
系统时钟SYSCLK经过AHB预分频器分频之后得到的时钟叫APB总线时钟，即HCLK，分频因子可以是[1，2，4，8，16，64，128，256，512]，具体由时钟配置寄存器CFGR的位7～4，即HPRE[3:0]设置。片上大部分外设的时钟都是经过HCLK分频得到的，至于AHB总线上的外设的时钟设置为多少，得等到使用该外设的时候才设置，这里只需粗略设置好APB的时钟即可，设置为1分频，即HCLK=SYSCLK=72MHz。
6．APB2总线时钟HCLK2
APB2总线时钟PCLK2由HCLK经过高速APB2预分频器得到，分频因子可以是[1, 2，4，8，16]，具体由时钟配置寄存器CFGR的位13～11，即PPRE2[2:0]决定。HCLK2属于高速的总线时钟，片上高速的外设就挂载到这条总线上，比如全部的GPIO、USART1、SPI1等。至于APB2总线上的外设的时钟设置为多少，得等到使用该外设的时候才设置，这里只需粗略设置好APB2的时钟即可，设置为1分频，即PCLK2=HCLK=72MHz。
7．APB1总线时钟HCLK1
APB1总线时钟PCLK1由HCLK经过低速APB预分频器得到，分频因子可以是[1，2，4，8，16]，具体由时钟配置寄存器CFGR的位10～8，即PRRE1[2:0]决定。HCLK1属于低速的总线时钟，最高为36MHz，片上低速的外设就挂载到这条总线上，比如USART2/3/4/5、SPI2/3，I2C1/2等。至于APB1总线上外设的时钟设置，得等到使用该外设的时候才进行，这里只需粗略设置好APB1的时钟即可，设置为2分频，即PCLK1=HCLK/2=36MHz。
上面的7个步骤对应的设置系统时钟的库函数如代码清单1-1所示。该函数截取自固件库文件system_stm32f10x.c。为了方便阅读，已把互联型相关的代码删掉，把英文注释翻译成了中文，并把代码标上了序号（与图1-1中的相对应），总共7个步骤。该函数是直接操作寄存器的，有关寄存器部分请参考数据手册的RCC寄存器描述部分。
代码清单1-1 设置系统时钟库函数
1 static void Set Sys Clock To72(void)
2 {
3 __IO uint32_t Start Up Counter = 0, HSEStatus = 0;
4
5 // ① 使能HSE，并等待HSE稳定
6 RCC->CR |= ((uint32_t)RCC_CR_HSEON);
7 // 等待HSE启动稳定，并做超时处理
8 do {
9 HSEStatus = RCC->CR & RCC_CR_HSERDY;
10 Start Up Counter++;
11 } while ((HSEStatus == 0)
12 &&(Start Up Counter !=HSE_STARTUP_TIMEOUT));
13
14 if ((RCC->CR & RCC_CR_HSERDY) != RESET) {
15 HSEStatus = (uint32_t)0x01;
16 } else {
17 HSEStatus = (uint32_t)0x00;
18 }
19 // HSE启动成功，则继续往下处理
20 if (HSEStatus == (uint32_t)0x01) {
21
22 //-----------------------------------------------------------
23 // 使能Flash预存取缓冲区
24 Flash->ACR |= Flash_ACR_PRFTBE;
25
26 // 设置SYSCLK周期与Flash访问时间的比例，这里统一设置成2
27 // 设置成2的时候，SYSCLK低于48MHz也可以工作，如果设置成0或者1，
28 // 且配置的SYSCLK超出了范围的话，则会进入硬件错误，程序就死了
29 // 0：0 < SYSCLK <= 24M
30 // 1：24< SYSCLK <= 48M
31 // 2：48< SYSCLK <= 72M ＊/
32 Flash->ACR &= (uint32_t)((uint32_t)～Flash_ACR_LATENCY);
33 Flash->ACR |= (uint32_t)Flash_ACR_LATENCY_2;
34 //------------------------------------------------------------
35
36 // ② 设置AHB、APB2、APB1预分频因子
37 // HCLK = SYSCLK
38 RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;
39 //PCLK2 = HCLK
40 RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;
41 //PCLK1 = HCLK/2
42 RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV2;
43
44 // ③ 设置PLL时钟来源，设置PLL倍频因子，PLLCLK = HSE ＊ 9 = 72 MHz
45 RCC->CFGR &= (uint32_t)((uint32_t)
46 ～(RCC_CFGR_PLLSRC
47 | RCC_CFGR_PLLXTPRE
48 | RCC_CFGR_PLLMULL));
49 RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE
50 | RCC_CFGR_PLLMULL9);
51
52 // ④ 使能PLL
53 RCC->CR |= RCC_CR_PLLON;
54
55 // ⑤ 等待PLL稳定
56 while ((RCC->CR & RCC_CR_PLLRDY) == 0) {
57 }
58
59 // ⑥ 选择PLL作为系统时钟来源
60 RCC->CFGR &= (uint32_t)((uint32_t)～(RCC_CFGR_SW));
61 RCC->CFGR |= (uint32_t)RCC_CFGR_SW_PLL;
62
63 // ⑦ 读取时钟切换状态位，确保PLLCLK被选为系统时钟
64 while ((RCC->CFGR&(uint32_t)RCC_CFGR_SWS) != (uint32_t)0x08){
65 }
66 } else {// 如果HSE启动失败，用户可以在这里添加错误代码
67 }
68 }
2.2 、其他时钟
通过对系统时钟设置的讲解，整个时钟树我们已经把握了六七成，对于其他时钟部分只讲解几个重要的。
1．USB时钟
USB时钟是由PLLCLK经过USB预分频器得到的，分频因子可以是1或1.5，具体由时钟配置寄存器CFGR的位22，即USBPRE配置。USB的时钟最高是48MHz，根据分频因子反推过来算，PLLCLK只能是48MHz或者72MHz。一般设置PLLCLK=72MHz, USBCLK=48MHz。USB对时钟要求比较高，所以PLLCLK只能是由HSE倍频得到，不能使用HSI倍频。
2．Cortex系统时钟
Cortex系统时钟由HCLK 8分频得到，等于9MHz，Cortex系统时钟用来驱动内核的系统定时器Sys Tick，Sys Tick一般用于操作系统的时钟节拍，也可以用作普通的定时。
3．ADC时钟
ADC时钟由PCLK2经过ADC预分频器得到，分频因子可以是[2,4,6,8]，具体由时钟配置寄存器CFGR的位15～14，即ADCPRE[1:0]决定。很奇怪的是没有1分频。ADC时钟最高只能是14MHz，如果采样周期设置成最短的1.5个周期的话，ADC的转换时间可以达到最短的1μs。如果真要达到最短的转换时间1μs的话，那么ADC的时钟就得是14MHz，反推PCLK2的时钟只能是28MHz、56MHz、84MHz、112MHz。鉴于PCLK2最高是72MHz，所以只能取28MHz和56MHz。
4．RTC时钟、独立看门狗时钟
RTC时钟可由HSE/128分频得到，也可由低速外部时钟信号LSE提供，频率为32.768k Hz，也可由低速内部时钟信号HSI提供，具体选用哪个时钟，由备份域控制寄存器BDCR的位9～8，即RTCSEL[1:0]配置。独立看门狗的时钟由LSI提供，且只能由LSI提供，LSI是低速的内部时钟信号，频率为30～60k Hz，一般取40k Hz。
5．MCO时钟输出
MCO是Microcontroller Clock Output的缩写，是微控制器时钟输出引脚，在STM32 F1系列中由PA8复用所得，主要作用是对外提供时钟，相当于一个有源晶振。MCO的时钟来源可以是：PLLCLK/2、HSI、HSE、SYSCLK，具体选哪个由时钟配置寄存器CFGR的位26～24，即MCO[2:0]决定。除了对外提供时钟这个作用之外，我们还可以通过示波器监控MCO引脚的时钟输出来验证系统时钟配置是否正确。
3 配置系统时钟实验
3.1 使用HSE
一般情况下，都是使用HSE，然后将HSE经过PLL倍频之后作为系统时钟。通常的配置是：HSE=8MHz，PLL的倍频因子为9，系统时钟就设置成SYSCLK=8M×9=72MHz。使用HSE，系统时钟SYSCLK最高是128MHz。我们使用的库函数就是这样的，当程序来到main函数之前，启动文件statup_stm32f10x_hd.s已经调用System Init()函数，把系统时钟初始化成72MHz，System Init()在库文件system_stm32f10x.c中定义。如果想把系统时钟设置低一点或者超频的话，可以修改底层的库文件。但是为了维持库的完整性，可以根据时钟树的流程自行写一个。
3.2 使用HSI
如果PLL的时钟来源是HSE，那么当HSE故障的时候，不仅HSE不能使用，连PLL也会被关闭，这个时候系统会自动切换HSI作为系统时钟。此时SYSCLK=HSI=8MHz，如果没有开启CSS和CSS中断的话，那么整个系统就只能在低速率运行，这时系统跟瘫痪没什么两样。如果开启了CSS功能的话，那么当HSE故障时，可以在CSS中断里面采取补救措施，使用HSI，并把系统时钟设置为更高的频率，最高是64MHz，64MHz的频率足够一般的外设使用，如：ADC 、SPI、I2C等。但是这里又有一个问题了，原来SYSCLK=72MHz，现在因为故障改成64MHz，那么那些外设的时钟肯定被改变了，外设工作就会被打乱。
是否需要在设置HSI时钟的时候，重新调整外设总线的分频因子，即AHB、APB2和APB1的分频因子，使外设的时钟达到跟HSE没有故障之前一样。但是这个也不是最保险的办法，毕竟不能一直使用HSI，所以当HSE出故障时还是要采取报警措施。
还有一种情况是，有些用户不想用HSE，而想用HSI，但是又不知道怎么用HSI来设置系统时钟，因为调用库函数都是使用HSE。下面的例子给出使用HSI配置系统时钟的方法，仅起抛砖引玉的作用。
3.3 硬件设计
1）RCC
2）LED一个
RCC是单片机内部资源，不需要外部电路。通过LED闪烁的频率来直观地判断不同系统时钟频率对软件延时的效果。
3.4 软件设计
我们编写两个RCC驱动文件：bsp_clkconfig.h和bsp_clkconfig.c，用来存放RCC系统时钟配置函数。
1．编程要点
1）开启HSE/HSI，并等待HSE/HSI稳定。
2）设置AHB、APB2、APB1的预分频因子。
3）设置PLL的时钟来源和PLL的倍频因子，各种频率主要就是在这里设置。
4）开启PLL，并等待PLL稳定。
5）把PLLCK切换为系统时钟SYSCLK。
6）读取时钟切换状态位，确保PLLCLK被选为系统时钟。
2．代码分析
这里只讲解核心的部分代码，有些变量的设置、头文件的包含等并没有涉及，完整的代码请参考本章配套的工程。
（1）使用HSE配置系统时钟
（2）使用HSI配置系统时钟
（4）MCO输出
（5）main函数
3. 下载验证
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