计算机组成原理 DRAM的集中刷新,分散刷新,异步刷新

本文探讨了使用16K×8位DRAM芯片构建64K×32位存储器时的刷新策略,分析了集中刷新、分散刷新及异步刷新三种方式的优缺点,并详细计算了异步刷新方式下的刷新间隔及总刷新时间。

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3.用16K×8位的DRAM芯片构成64K×32位存储器,设存储器读/写周期为0.5μs,CPU在1μs内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?

先求存储单元是几行几列的(按芯片算),16K=214B=(27)2B=(128×128)B。得存储单元是128×128。

DRAM最大刷新周期:2ms,8ms,16ms等(DRAM在这些时间内会丢失电容,所以必须刷新),疑似默认按2ms计算?

集中刷新:快到2ms时,停止一切对内存的读取操作,用0.5μs×128=64μs的时间对128行依次刷新。在这64μs内,内存只进行刷新,阻塞其他操作。死时间:64μs,不满足条件。

分散刷新:在每个读写操作后面绑定一个刷新操作,(读写周期=刷新周期,刷新的过程与一次读写相同,只是没在总线上输入输出)则存取周期变为0.5μs+0.5μs=1μs,1μs内只能访问一次,显然不满足题目要求的1μs至少访问一次。

异步刷新:对每行以2ms为刷新周期,下一次刷新循环到这一行需要128次刷新周期。
概念区分:每次刷新周期(间隔):对内存单元来说多久刷新一次。特定某行的刷新周期:下一次对这一行进行刷新的间隔,期间要经过128次内存刷新周期。
过128次刚好保证每行的刷新周期为2ms,刷新间隔为2ms÷128=15.6μs

因集中刷新和分散刷新均不能满足条件,只能采取异步刷新。
两次刷新的最大时间间隔为15.6μs,可取刷新信号周期为15.5或15(必须为刷新时间0.5的倍数),对全部存储单元刷新一遍所需时间为15×128=1920μs。

组成原理课后答案第三章 3. 用16K×8位的DRAM芯片组成64K×32位存储器,要求: (1) 画出该存储器的组成逻辑框图。 (2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解:(1)组成64K×32位存储器需存储芯片数为       N=(64K/16K)×(32位/8位)=16(片)      每4片组成16K×32位的存储区,有A13-A0作为片内地址,用A15 A14经2:4译码器产生片选信号 ,逻辑框图如下所示:  (2)依题意,采用异步刷新方式较合理,可满足CPU在1μS内至少访问内存一次的要求。     设16K×8位存储芯片的阵列结构为128行×128列,按行刷新刷新周期T=2ms,则异步     刷新的间隔时间为:                  则两次刷新的最大时间间隔发生的示意图如下    可见,两次刷新的最大时间间隔为tmax      tmax=15.5-0.5=15 (μS)    对全部存储单元刷新一遍所需时间为t R      t R =0.5×128=64  (μS) 6.用32K*8位的EPROM芯片组成128K*16位的只读存储器,试问: (1)数据寄存器多少位? (2)地址寄存器多少位? (3)共需多少个EPROM芯片? (4)画出此存储器组成框图。 解:(1)系统16位数据,所以数据寄存器16位 (2)系统地址128K=217,所以地址寄存器17位 (1) 共需要8片 (2)组成框图如下 8. 存储器容量为64M,字长64位,模块数m = 8,分别用顺序方式和交叉方式进行组织。存储周期T = 100ns,数据总线宽度为64位,总线周期τ = 10ns .问顺序存储器和交叉存储器的带宽各是多少? 解:信息总量: q = 64位 ×8 =512位   顺序存储器和交叉存储器读出8个字的时间分别是:    t2 = m T = 8×100ns =8×10 (s)    t1 = T + (m - 1) = 100 + 7×10 = 1.7 ×10 (s)   顺序存储器带宽是:    W2 = q / t2 = 512÷(8×10 )= 64 ×10 (位/ S)   交叉存储器带宽是:    W1 = q / t1 = 512÷(1.7 ×10 )= 301 ×10 (位/ S) 9. CPU执行一段程序时, cache完成存取的次数为2420次,主存完成存取的次数为80 次,已知cache存储周期为40ns,主存存储周期为240ns,求cache/主存系统的效率和平均访问时间。 解:先求命中率h    h=nc/(nc +nm )=2420÷(2420+80)=0.968   则平均访问时间为ta    ta=0.968×40+(1-0.968) ×240=46.4(ns)    r =240÷40=6   cache/主存系统的效率为e    e=1/[r+(1-r)×0.968]=86.2% 13、一个组相联cache由64个行组成,每组4行,主存储器包含4k个块,每块128个字。求表示内存地址的格式 64行,4行一组,共64/4=16组;主存储器有4K个块,每块128字,共2的19次方个字,所以需要19个地址位,因为块长128,所以低7位表示内偏移,因为块编号对16取余是组号,所以用4位表示对应组号,地址中的最8位无法用cache决定,保留,所以8 4 7 第四章 4.指令格式结构如下所示,试分析指令格式及寻址方式特点。 解:指令格式及寻址方式特点如下:   ① 双字长二地址指令;   ② 操作码OP可指定 =64条指令;   ③ RS型指令,两个操作数一个在寄存器中(16个寄存器之一),另一个在存储器中;   ④ 有效地址通过变址求得:E=(变址寄存器)± D,变址寄存器可有16个。
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