verilog
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_YiFei
北航研一计算机,方向NLP/KG,github@lyyf2002
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使用Verilog搭建一个单周期CPU
使用Verilog搭建一个单周期CPU搭建篇总体结构其实跟使用logisim搭建CPU基本一致,甚至更简单,因为完全可以照着logisim的电路图来写,各个模块和模块间的连接在logisim中非常清楚。唯一改变了的只有GRF和DM要多一个input PC端口,用来display的时候输出PC值;IFU同理多了一个output PC,用来把PC的值传给GRF和DM。其他的模块我都是直接对着logisim原封不动地用Verilog重新实现了一遍。目前支持指令集{addu、subu、ori、lw、sw、be原创 2020-12-04 12:10:36 · 2605 阅读 · 0 评论 -
Verilog小总结
Verilog小总结基础assignassign作为一个组合逻辑常用的语句,可认为是将电线连接起来,当然它能做的不仅仅是将一个输入直接输出,它能把输入信号进行逻辑运算后再输出。当assign左右两边位宽不相等时,将自动进行零扩展或截断以匹配左边的位宽。eg:module top_module ( input a, input b, input c, input d, output out, output out_n ); wire w1, w2; // Declare two wi原创 2020-11-06 22:39:14 · 1016 阅读 · 0 评论