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数字逻辑设计
Alfred young
大四计算机科学与技术学生,喜欢研究操作系统,分布式系统,云计算相关领域。
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实验三 可综合时序逻辑电路实验
实验三 可综合时序逻辑电路实验姓名:杨一帆学号:2019302604班级:10011906由于typora无法直接向CSDN导入图片,所以删掉了时序仿真以及使用步骤中的图片。一 、实验目的掌握可综合Verilog语言进行时序逻辑设计的使用;学习测试模块的编写、综合和不同层次的仿真。二、实验内容1. Quartus II 软件基本使用步骤编写verilog代码,并经modelsim仿真确认正确:新建工程,并选择FPFA开发板型号:选择 New Quartus原创 2020-12-04 10:56:27 · 5955 阅读 · 3 评论 -
实验二 可综合组合逻辑电路实验
实验二 可综合组合逻辑电路实验1. 2选1多路选择器mux2to1.vmodule mux2to1(W,S,f);input [1:0]W; //W是一个两位的输入信号input S; //S是一个一位的选择信号output reg f; //因为在always语句块中使用了f所以要重新定义为reg类型always@(W or S) //敏感事件列表,当输入信号或者选择信号发生改变时,触发always块begin if(S == 0) //当选择信号为0时,将W的低位输出给f f =原创 2020-11-25 19:31:22 · 1453 阅读 · 1 评论 -
实验一 实验环境搭建与数字电路正向设计方法
实验一 实验环境搭建与数字电路正向设计方法图电路功能Figure 2.72二选一结合1位半加器Figure2.40二选一多路选择器Figure2.42二选一多路选择器Figure2.451位半加器Figure 2.72 电路shared.vmodule shared(a,b,c,d,m,s1,s0); input a,b,c,d,m; output s1,s0; wire w1,w2; mux2to1 U1(a,c,m,w1); mux2t原创 2020-11-21 19:45:19 · 410 阅读 · 0 评论