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原创 模拟动态分区分配(友好用户界面显示、图形化交互界面、可视化、操作系统作业)

提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档文章目录前言一、采用的数据结构?二、首次适应算法三、循环首次适应算法四、最佳适应算法1.引入库2.读入数据总结前言编写一个内存动态分区分配模拟程序,分别实现:首次适应、循环首次适应、最佳适应算法,对内存的分配和回收过程,此程序没有实现“紧凑”。每次分配和回收后把空闲分区的变化情况以及进程的申请、释放情况最好以图形方式显示,尽可能设计一个友好的用户界面,直观显示内存区域经分配、回收的动态变化情况。一、采用的数据结构?采用的数

2021-06-09 07:15:33 952 2

原创 银行家算法 C# 动态界面实现

银行家算法界面实现银行家算法安全算法界面实现1、银行家算法2、 安全算法3、界面实现部分提示:文章写完后,目录可以自动生成,如何生成可参考右边的帮助文档文章目录银行家算法界面实现1、银行家算法2、 安全算法3、界面实现部分前言一、获取进程数据二、界面部分二、银行家算法2.读入数据3、安全算法前言提示:这里可以添加本文要记录的大概内容:例如:随着人工智能的不断发展,机器学习这门技术也越来越重要,很多人都开启了学习机器学习,本文就介绍了机器学习的基础内容。提示:以下是本篇文章正

2021-05-24 21:10:21 2558 1

原创 模拟进程状态转换

模拟进程状态转换目录模拟进程状态转换一、实验目的二、实验内容三、代码:总结一、实验目的通过实验理解进程基本概念、状态转换及其控制。二、实验内容利用高级语言编写程序,模拟进程状态转换的过程。进程的主要状态:就绪、运行、阻塞、终止,状态之间的转换如下图所示:实现提示:(1)采用进程控制块(PCB)描述一个进程的所有信息包括:进程标识符、处理机状态、进程调度信息以及控制信息,它是系统感知进程存在的唯一标志,进程与 PCB是一一对应的。(2)对PCB 中的内容在此可做一些简化处理,只包括:进程标

2021-04-07 21:06:48 3644

原创 (1)计组实验8加法器——32位串行进位加法器

(1)计组实验_32位串行进位加法器一、实验目的1.掌握全加器和串行进位加法器的建模方法与验证技术。2.掌握超前进位加法器的建模与验证技术。二、实验工具1.Xilinx Vivado 2014.2软件。2.Windows系统PC机。三、实验要求1.利用Verilog HDL对全加器和串行进位加法器建模与验证。2. 利用Verilog HDL对超前进位加法器建模与验证。四、实验内容32位串行进位加法器一、实验要求【试用Verilog HDL对其进行建模,编写Testbench进行仿

2020-11-03 00:28:09 6108

MemPartition.rar

编写一个内存动态分区分配模拟程序,分别实现:首次适应、循环首次适应、最佳适应算法,对内存的分配和回收过程 每次分配和回收后把空闲分区的变化情况以及进程的申请、释放情况最好以图形方式显示,尽可能设计一个友好的用户界面,直观显示内存区域经分配、回收后的动态变化情况。

2021-06-09

SafeBank.rar

采用C#Winform 动态实现操作系统实验——银行家算法和安全算法,每个步骤清晰明了

2021-05-24

16位多级先行进位加法器

有测试文件,代码准确无错。为提高运算速度,可以参照超前进位加法器的设计思路,把16位加法器中的每四位作为一组,用位间快速进位的形成方法来实现16位加法器中的“组间快速进位”,就能得到16位快速加法器。其工作特点是组内并行、组间并行。设16位加法器,4位一组,分为4组:

2020-11-03

32位单级先行进位加法器

有测试文件,代码准确无错。单级先行进位加法器又名局部先行进位加法器(Partial Carry Lookahead Adder)。实现全先行进位加法器的成本太高,一般通过连接一些4或8位的先行进位加法器,形成更多位的局部先行进位加法器。如图4所示为通过级联4个8位的先行进位加法器,构成32位单级先行进位加法器。

2020-11-03

8位超前进位加法器的数据流建模+层次建模

参考4位超前进位加法器的8位超前进位加法器数据流建模+层次建模,试用Verilog HDL对其进行建模,有测试文件,代码准确无错。

2020-11-03

4位超前进位加法器的数据流建模+层次建模

4位超前进位加法器的数据流建模+层次建模,有测试文件,定义两个辅助函数:进位生成函数,进位传递函数。通常把实现上述逻辑的电路称为进位生成/传递部件 。CLA加法器由“进位生成/传递部件”、“CLA部件”和“求和部件”构成 。

2020-11-03

4位超前进位加法器的数据流建模

代码准确可靠。4位超前进位加法器的数据流建模。利用Verilog HDL数据流建模方法建立4位超前进位加法器,并完成仿真和综合

2020-11-03

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