补码一位除法

补码一位除法(加减交替法)的运算规则

运算规则

①符号位参加运算,除数和被除数均用双符号位补码表示;

②第一步的运算

        被除数与除数同号,被除数减去除数;

        被除数与除数异号,被除数加上除数;

③后续步骤的运算

       余数与除数同号,商上1,余数左移一位减去除数;

       余数与除数异号,商上0,余数左移一位加上除数。  

 重复步骤③ ,包括符号位在内,共做n+1步。

如果对商的精度没有特殊要求,一般可采用“末位恒置1”法,此法操作简单,易于实现,且最大误差仅为2-n 。

例题:

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Verilog补码一位除法的设计思路如下: 1. 求商的符号: - 若被除数与除数同号,商的符号位为1; - 若被除数与除数异号,商的符号位为0; 2. 求商的数值部分: - 若被除数与除数同号,商的数值部分上为1; - 若被除数与除数异号,商的数值部分上为0; - 重复执行n-1次(其中n为数值部分的位数),每次操作为:商的数值部分左移一位,并将其与除数做减法运算。 3. 商的最后一位恒置1。 根据这个设计思路,可以编写如下的Verilog代码实现一位补码除法器: ```verilog module one_bit_divider(clk, in1, in2, out, WR, result); input [7:0 in1; // 被除数 input [7:0 in2; // 除数 output reg [7:0 out; // 商 input clk; // 时钟 input WR; // 读写信号 reg flag; reg [8:0 reg_A; reg [8:0 reg_B; reg [8:0 reg_Bfan; reg [7:0 reg_C; reg [4:0 i; output reg [7:0 result; // 结果 always @(posedge clk) begin if (WR == 0) begin reg_A = {in1}; // 初始化被除数 flag = 1; reg_B = {in2}; // 初始化除数 reg_Bfan = ~reg_B + 1; // 求除数的补码 reg_C = 0; // 初始化商 end else if (flag == 1) begin flag = 0; if (reg_A == reg_B == reg_B = 1; // 商的数值部分左移一位,并最低位置为1 reg_C = {reg_C = 0; // 商的数值部分左移一位,并最低位置为0 reg_C = {reg_C = 1; // 商的最后一位恒置为1 result = reg_C; // 输出结果 end end endmodule ``` 以上是一个基于时序逻辑的Verilog补码一位除法器的代码。通过时钟和读写信号的控制,能够实现对被除数和除数的输入,以及得到商的输出结果。

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