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原创 D触发器学习总结

1.电路中所有D触发器应接同一时钟。 2.D触发器输入与输出会有一个时钟的时延。 3.D触发器的输入是看clk左端的信号,输出是看其右端的信号。

2020-01-11 23:41:47 1949

原创 LUT表使用实例

LUT表使用实例

2020-01-11 12:46:45 758

原创 全加器原理图

全加器原理图 1.方框内是异或门 2.但A与B不同时,三态控制端输出1。进位输出端取决于cin(当cin=1,A+B+cin=2;当cin=0,A+B+cin=1;2进位为,1进位为0) 3.当A=B时,有A=B=0,则输出A=0,无论cin为0或1均无进位。无需进位。当A=B=1时,无论cin为0或1都需进位输出1,故输出A=1. ...

2020-01-11 12:09:46 6896

原创 FPGA基本结构

LUT表的使用 查找表其实就是一类真值表,通过三态门进行选通控制,一般变化快的控制参数位于底层。

2020-01-11 11:51:56 191

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