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RSS订阅原创 FPGA学习笔记之串口收发回环实验
FPGA学习笔记之串口收发回环实验这只是笔者的学习笔记，笔者也是为了学习，顺便分享给大家，里面有很多不足的地方，望大家指出来，笔者好修稿！！！谢谢“串口”—就是“串行接口”的简称，就是采用串行通信方式的接口。一，uart串口的简介首先，我们要明白个概念，通信的方式分为串行通信和并行通信；这里我们要说的是串行通信，串行通信分为两种：同步串行通信方式和异步串行通信方式。同步串行通信是指双方必须在同一时钟的作用下来进行数据的传输，因此便要多加一根线；而异步串行通信则是需要双方不需要加时钟线，双方约定个时钟
2020-08-10 20:52:53
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原创 学习笔记之三人表决器FPGA
学习笔记之三人表决器FPGA三人表决器，顾名思义就是三人投票，只要达到两票以上，就取胜。设a,b,c为三个投票的人，输出的为f,投为1，不投为0，两票以上为1，否则为0；其逻辑情况如下表列出：abcf00000010010001111000101011011111我们将这种逻辑关系用verilog语言来表示，过程快用always语句，当然也可以用assign语句来表示，只需求出它的逻
2020-06-17 15:44:21
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原创 锁存器与触发器
锁存器与触发器*新人第一次写博客，经验有待不足，敬请见谅。锁存器*锁存器（Latch）,顾名思义就是一种对脉冲电平敏感的存储单元电路；他们可以在特定的输入脉冲电平作用下改变状态。触发器*触发器（Filp-Flop)也叫双稳态门，是一种对脉冲边沿敏感的存储单元电路；其状态只在时钟脉冲的上升沿或下降沿的瞬间改变状态。区别锁存器跟他的所有输入信号有关的，输入信号变化，锁存器就变化，并且没有时钟端；触发器只受时钟的控制，当时钟触发时的采样输入，才会产生输出。锁存器由电平触发，非同步控制；触发器时钟
2020-06-16 12:13:36
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空空如也
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