傻白探索Chiplet，文献阅读笔记汇总（十二）

Summary（方便分类管理）
Article（文献出处） 方便再次搜索	Data（文献数据） 总结归纳，方便理解	Comments（对文献的想法）/Why（为什么看这篇文献）强迫自己思考，方便再次搜索
作者 文献题目 文献时间	目的 结论 背景介绍	记录看文献时的一些思路，以及发现文献的一些不足 从以下三个原因中选原因： 了解课题背景 用于实验设计 用于写作模仿
Multi-chiplet Simulator
A Methodology for Simulating Multi-chiplet Systems Using Open-source Simulators 王小航团队 September 7–9, 2021 NANOCOM	（1）背景介绍 Chiplet间的通信仿真缺乏精度比如：interposer级别的互连延迟、power model等 无法进行大规模的并行仿真，无法承担成百上千的cores并行仿真 Chiplet的设计空间非常具有挑战性，因为设计空间比设计单个SoC要大得多。 （2）目的 提供一种使用开源模拟器模拟Multi-chiplet系统的方法 （3）结论 芯片间和芯片内大规模互连系统可并行仿真 提供的multi-chiplet系统包括：分布式和共享内存模型 提供了一个修改Gem5源码的开源Chiplet模拟器 （4）主要实现手段 远程读写协议 模拟器进程间通信和同步协议 内存模型和编程模型 （5）实验结果 实验配置和benchmarks 矩阵乘法和BFS实验结果表明：随着Chiplet数量增加性能会提升（S1的减少可能由于通信开销） S5(popnet网络模拟器)实验结果表明：随着包注入率增加网络延迟增大迅速 图8显示了不同模拟器使用不同数量的Chiplet进程并行化模拟时的仿真时间（矩阵乘法）	用于实验设计： 了解多Chiplet间的仿真细节的具体实现 考虑如何和毕业设计“Chiplet设计空间探索”联系起来 如何复用该Chiplet模拟器实现需求 (33条消息) 傻白探索Chiplet，A Methodology for Simulating Multi-chiplet Systems UsingOpen-source Simulators（十）_好啊啊啊啊的博客-CSDN博客
Deadlock-freedom Routing
Modular Routing Design for Chiplet-based Systems Jieming Yin.(AMD) 2018 ACM/IEEE 45th ISCA	（1）背景介绍 individual chiplets是独立设计的，有自己的NoC，无死锁且内部可以正常通信，但将几个NoC连接在一起可能会引入新的resource cycle，从而导致跨芯片之间的循环依赖关系，很容易导致死锁。 （2）目的 通过引入一种简单的，模块化的，优雅的方法来确保multi-chiplet system的deadlock-freedom （3）结论 可在无需其它chiplets或interposer's NoC细节的情况下独立设计，而prior-art不支持这个属性，故可以在高性能的情况下消除死锁，开发了一种composable, highly-modular, chiplet-based的方法来实现各种拓扑的routing； 提出了一个关键抽象点：从单个chiplet的角度来看，系统的其余部分可以被抽象到单个虚拟节点中，基于此设置了boundary router 和 turn restriction的方法 （4）主要实现手段 尽可能地隔离chiplets和interposer的设计，允许对chiplets和interposer进行独立的负载均衡优化，同时保持整个系统的routing是deadlock-free的。 Boundary Router Placement and Turn Restriction Algorithm Interposer NoC Confifiguration （5）实验结果 实验设置和benchmark 对比试验1：Basic Throughput Evaluations with Synthetic Traffific 对比试验2：Application-level Impact 消融实验：broader applicabilityA.验证实验设置guideline的有效性 其它实验：Other Chiplet Packaging Options	了解课题背景:   了解多chiplet通信的死锁问题 (25条消息) 傻白探索Chiplet，Modular Routing Design for Chiplet-based Systems（十一）_好啊啊啊啊的博客-CSDN博客
Chiplet-based Design Space Exploration
Design Space Exploration for Chiplet-Assembly-Based Processors Saptadeep Pal 2020，VLSI	（1）背景介绍 在prior-art中，研究的都是如何找到一个性能最好的处理器，以及在media processor中进行DSE。而本文的目标是开发一个基于Chiplet-assembly的DSE算法，同时实现定制化和成本化 （2）目的 当一组Chiplet component将被用来构建一组系统以针对不同的应用程序时，应该如何设置微体系结构DSE？ 当每个系统仅针对一个应用子集而不是整个应用集时，不同Chiplet的微体系结构特征以及相应的系统是什么？ 当考虑到设计和制造的总成本时，Chiplet组装方法有什么好处，以及需要构建哪些Chiplet和相应的系统？ （3）结论 开发了第一个Chiplet-assembly-based processor的微架构设计空间探索框架，使我们能够确定设计和制造所需要的最小Chiplet集，以使用最小的Chiplet集为应用程序提供近乎定制的系统性能。 作者考虑通过同时解决Chiplet和制程技术选择来最小化总体设计/制造成本，并且在成本意识优化时（指在设计和制造过程中，考虑成本因素，以最小化总体成本的优化过程），Chiplet组装可以比SoC节省更多的成本。 ​​​​​​​（4）主要实现手段 基于IntLP(整数线性规划)的Chiplet选择框架 Chiplet-assembly-based 成本模型 （5）实验结果 实验设置和benchmark Chiplet Microarchitecture 实验一：在不同的技术节点上的标准化成本组件  实验二：不同系统大小和技术成熟度下，Chiplet组装技术相对于SoC技术的成本效益​​​​​​​ 实验三：使用CPI约束来最小化EDP 实验四：在不同技术成熟度水平下EDP和总成本的tradeoff 实验五：最小化Chiplet数量 V.S. 最小化总成本	用于实验设计:   了解更多关于Chiplet设计空间探索的相关问题 (37条消息) 傻白探索Chiplet，Design Space Exploration for Chiplet-Assembly-Based Processors（十三）_好啊啊啊啊的博客-CSDN博客
Chiplet Overview
Chiplet Heterogeneous Integration Technology—Status and Challenges Tao Li 2020, Electronics	（1）背景介绍 摩尔定律自2000年以来出现了经济放缓的迹象，丹纳德缩放定律在2007年开始显著放缓，在2012年几乎失效。 随着集成电路制造过程的复杂性的急剧增加，Tape out的成本大大上升，芯片性能和功耗的提高使其成本效益降低，后摩尔时代的将很快到来。 （2）目的 关于芯片技术的综述文章却十分稀缺且迫切需要，作者希望能够为从事下一代芯片的研究和设计的研究人员提供参考 （3）结论 本文针对Chiplet的优点、挑战、互连和封装技术、未来的发展趋势进行了概述 （4）主要实现手段 Chiplet优点 Chiplet挑战 互连接口和协议 封装技术	了解课题背景:   了解Chiplet现态和挑战 了解Chiplet互连和封装的一些基础背景 (28条消息) 傻白探索Chiplet，Chiplet Heterogeneous Integration Technology—Status and Challenges（十四）_好啊啊啊啊的博客-CSDN博客