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Verilog的 TestBench其实是测试文件的意思。具体来说，Verilog测试基准（TestBench）是指用来测试一个Verilog实体的程序。它本身也由Verilog程序代码组成，用各种方法产生激励信号，通过元件例化语句以及端口映射将激励信号传送给被测试的Verilog设计实体，然后将输出信号波形写到文件中，或直接用波形浏览器观察输出波形。TestBench的主要目的是测试使用HDL设计的电路，对其进行仿真验证，以测试设计电路的功能、性能与设计预期是否相符。

学习视频来自b站：【【三天入门verilog速成】】up主：斑马先生泽布拉在Verilog语言中，（输入/输出）端口类型用于定义双向端口，这意味着这些端口既可以作为输入也可以作为输出。这在某些硬件设计中是非常有用的，尤其是当两个或多个设备需要共享一个物理端口时。具体来说，端口的用处包括：需要注意的是，虽然端口提供了双向通信的能力，但它们的使用也带来了一些复杂性。例如，你需要确保在任何时候只有一个设备在驱动端口（即，不能有两个设备同时尝试写入该端口），否则可能会导致冲突和数据损坏。此外，你还需要在Veril

ASIC，全称Application-Specific Integrated Circuit，即。它是一种根据特定应用需求而设计和定制的集成电路。ASIC芯片由电子设计自动化软件（EDA）工具进行设计，采用定制的硅片制造工艺生产。ASIC相对于通用的集成电路，具有更高的集成度、更低的功耗和更高的性能。它们被广泛应用于各种领域，如通信、计算机、汽车、工业控制、消费电子等。尽管ASIC的设计周期较长，灵活性较低，但可以实现更高的性能和功耗优化。

格式：二进制位宽+'+进制符号（b:2;h:16;d:10）+数据。

把interface的声明放到头文件里，可以大幅减少源代码量。Verilator暂不支持interface语法。modport就是一组数据，包括输入和输出。

有了预编译命令，就可以用利用头文件，提升代码易读性。

parameter也可用于全局常量声明。作为一句语句，它以分号结尾。适用同一int和long l ong 的加法器，需要写两个。为了使模块代码具有更高的复用性，引入参数 parameter。然而，已有的模块设计语法，缺乏flexibility。引入元件例化的语法，有很多好处。

对union类型的变量进行赋值时，要注意多驱动。‘0是位全0，'1是位全1。

enum类型的变量，在Vivado仿真里会显示枚举项。枚举项被视为常量，各枚举类型的枚举项名字不能冲突。enum语法常用于编码 (包括状态机的编码)enum类型的变量，赋值时只能用枚举项。举个instance。

struct语法有很多好处，用途也很广，例如可以使用struct结构来优化流水线寄存器的编写。结构体struct可以描述一组相关的数据。

always_ff 用于描述触发器always_ff 里可以描述很复杂的逻辑，但那样写不直观。写代码时，也应该参考状态方程。

always_comb用于描述复杂电路always_comb内部每条语句都是赋值语句。不能出现电路语句always_comb内部描述电路行为。

变量 = 表达式。

材料来源：B站up:Tan-Yifan【SystemVerilog常用语法简介】https://www.bilibili.com/video/BV1XA41177of?

注意for和random语句只能在测试文件中使用，设计文件中禁止使用。

/时钟和复位reg clk;reg rst_n;//uut 的输入信号reg din_1;//uut 的输出信号//时钟周期，单位为ns，可在此修改时钟周期//复位时间，此时表示复位3个时钟周期的时间。

😊。

参考资料。

例化，即将项目不断拆分成次级功能模块，然后从最简单的模块开始实现，进而完成整个复杂项目FPGA中，除法和求余需要大量的逻辑块，耗费资源多，因此需要尽量少用。

case和if两个电路实现效果相同。