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原创 基于FPGA的序列检测
工作总结 检测1010101序列 详细设计 //程序代码 module xljc_1(clk,rst,din,dout ); input clk,rst,din; output reg dout; reg[2:0]state; parameter S1=4'b0001,S2=4'b0011,S3=4'b0010,S4=4'b0110,S5=4'b0111,S6=4'b0101,S7=4'b0100; always@(posedge clk or negedge rst) ...
2021-07-30 20:31:41
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空空如也
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