花间ii-CSDN博客

第二条语句是对连线型变量进行连续赋值的赋值语句，赋值语句由assign引导，用来驱动连线型变量，且只能对连线型变量赋值，主要用于对wire型变量的赋值。执行过程：先计算循环次数表达式的值，并将它作为循环次数保存起来，接着执行后面语句块，语句块执行结束之后，将重复执行次数减一，执行下一次操作，直至循环执行次数被减为0。执行过程：先给循环变量赋初值，然后判断循环结束条件，若为真，则执行for语句中指定的语句块，然后进行“循环变量增值”操作，直到循环条件满足时，for语句结束。遇到release，才能被释放。

2022-12-13 11:13:17 2546

原创 Verilog基础（五）

模块的开始部分包括模块名和端口列表，模块名是模块唯一的标识符，端口列表相当于引脚。一般来说，module的input缺省定义为wire类型，output信号可以是wire类型，也可以是reg类型，inout一般为tri（三线型）类型，表示多个驱动源。产生各种逻辑（主要是组合逻辑和时序逻辑），包括initial语句，always语句、其他例化语句、连续赋值语句、函数和任务。缺省状态下，默认端口类型是wire类型，在某一端口类型的声明中，类型的声明长度必须与端口声明的长度一致。模块引用时端口的对应方式。

2022-12-13 10:53:40 503

原创 Verilog基础（四）

若位宽不足溢出部分，高位被丢弃，反之被存储在高位。连线表示逻辑单元的物理连接，可以对应位电路中的物理信号线，这种变量类型能保持电荷，连线型变量必须有驱动源，一种是连接到一个门或者模块的输出端，另一种是用assign连续赋值语句对他进行赋值。寄存器数据保持最后一次的赋值，而wire型数据需要持续的驱动，一般情况下，reg型数据默认的初始值为不定值x，缺省时的位宽为1位。在逻辑运算符的操作过程中，如果操作数是1位的，则1就代表逻辑真，若果操作数是多位的则只有全为0时，代表逻辑假，否则为逻辑真。

2022-12-13 10:52:31 1812