FPGA数字设计系统复习小结（薛一鸣版）

目录

第一章 编程逻辑器件基础

第二章 Verilog HDL语言基础

第三章 数字逻辑HDL描述

第四章 基于Vivado的FPGA开发流程

第五章 FPGA基础实验

第六章 FPGA高级设计举例

第七章 FPGA的时序约束与时序分析

第一章 编程逻辑器件基础

• 此章为一些基础概念，了解就好，可以自己看书。

第二章 Verilog HDL语言基础

• Verilog HDL模块

module 模块名 (端口名) ;  ...  endmodule

• 四值逻辑

0 1 x（不确定或者不关心） z（高阻态）

• 参数型常量 parameter
• 数据类型 Wire类型 线网类型

用途：表达式的输入 assign和实例化元件的输出

1. 一般没有明确指出数据类型默认为wire型

2. Reg型 寄存器类型（最常用的variable类型）

通过always、initial过程语句块中过程赋值语句赋值，reg不一定对应着硬件上的寄存器，描述各类型存储器用reg

3. Integer型（属于variable类型）

用于循环变量和计数，一个整数型变量可存储有符号数据。 声明用wire型。

对连接DUT输入的信号用reg型，对连接至DUT输出用wire型。

case语句要用寄存器型reg。

Integer A,B;