数字逻辑
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芋泥*
方寸之间，大有可为
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【verilog】多功能数字钟的设计
Verilog多功能数字钟的设计原创 2023-03-10 17:27:06 · 10804 阅读 · 22 评论 -
【verilog】含异步清零和同步使能的加/减法计数器
在时钟信号的作用下，通过加减控制信号、使能端、并行载入控制信号和复位信号来控制完成加/减法计数和并行载入数据的功能。实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关K1表示使能端信号，用一位拨动开关K2表示加减控制信号，用一位拨动开关K3表示并行载入数据控制信号，用拨动开关K4~K7表示4位并行载入数据，用复位开关S1表示复位信号，用LED模块的LED1～LED4来表示4位计数器的二进制计数值，用LED12表示加/减法计数时的进位/借位信号。请参考该图，设计具有异步复位和加/减法功能的计数器。原创 2023-01-12 21:18:48 · 12519 阅读 · 4 评论 -
【Verilog】图形和Verilog混合输入的电路设计
和的最高位补一位0后，按照4位一组分为2组，每组经过数码管译码器（修改实验二为16进制输出）译码后输出，控制8位数码管中的两位显示对应的16进制数。在层次化的设计文件中，经常需要将已经设计好的工程文件生成一个模块符号文件作为自己的功能模块符号在更高层的模块调用，该符号就像图形设计文件中的任何标准单元（如基本的逻辑门等）符号一样可被高层设计重复调用。由修改后的实验二模块，增加的按键控制模块和修改后的实验三模块生成模块符号文件后，在图形文件中连接这三个模块，构成顶层图形文件模块，实现上述功能。原创 2023-01-11 21:06:20 · 1147 阅读 · 0 评论 -
【verilog】6位二进制数加法器
通过实验原理得出逻辑表达式，编写Verilog硬件代码，然后通过了ModelSim的波形仿真，在Quartus中再次进行仿真后，将引脚分配好，然后将程序下载至硬件，通过拨动拨动开关，给出两个6位二进制数进行加法运算，能够通过LED灯的显示得到一个7位的二进制数，实现了六位加法器的要求，这里测试了多个实例，得出的结果均为正确，完成了实验任务。原创 2023-01-10 20:34:24 · 4013 阅读 · 0 评论 -
【verilog】用七段数码管显示二进制编码的十进制数
用七段数码管显示0~9，输入为四个信号，这四位二进制数表示十进制的0~9原创 2023-01-09 17:27:03 · 7425 阅读 · 1 评论