【Verilog】图形和Verilog混合输入的电路设计

芋泥*

已于 2023-03-12 10:22:17 修改

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分类专栏：数字逻辑文章标签： fpga开发

于 2023-01-11 21:06:20 首次发布

本文链接：https://blog.csdn.net/qq_53869058/article/details/128650773

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该实验旨在学习和掌握在QUARTUSII环境下，通过Verilog硬件描述语言进行层次化设计，包括模块符号的生成与调用，以及图形和Verilog混合输入的电路设计方法。实验内容涉及6位二进制加法器和数码管译码器的集成，实现加法结果的16进制显示，并通过按键选择显示部分。实验过程中，学生需修改原有实验代码，完成编译、仿真和引脚分配，以加深对Verilog语言和电路设计流程的理解。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

实验目的

1.学习在QUARTUSII软件中模块符号文件的生成与调用。

2.掌握模块符号与模块符号之间的连线规则与方法。

3.掌握图形和verilog混合输入的电路设计方法。

实验原理与内容

在层次化的设计文件中，经常需要将已经设计好的工程文件生成一个模块符号文件作为自己的功能模块符号在更高层的模块调用，该符号就像图形设计文件中的任何标准单元（如基本的逻辑门等）符号一样可被高层设计重复调用。本实验的实验原理就是将前面设计的实验二、三通过QUARTUSII软件合并成一个设计文件。实现实验二和三中的所有功能，两个6位2进制数做加法后，结果用2位数码管显示为16进制数。

Verilog硬件描述语言源程序：

module adder6(carryin,X,Y,S1,S2,carryout);    
input carryin;  
input [5:0] X,Y;  
output [3:0]S1,S2; 
output carryout;  
wire [6:1] C;  
wire [5:0] S; 
	fullad

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