【计组】第三章练习

4、设有一个具有20位地址和32位字长的存储器,问:
(1)该存储器能存储多少个字节的信息?
220 × 32 bits = 1M × 4B = 4MB (220是2的20次方,上标打不出来…)
(2)如果存储器由512K * 8位SRAM芯片组成,需要多少片?
(1024K * 32)/(512K * 8) = 8 片
(3)需要多少位地址做芯片选择?
存储器带 512k -> 19位地址
所以1位做芯片选择,A0~A18接存储器,A19接片选译码器
在这里插入图片描述
在这里插入图片描述
6、要求用256K×16位SRAM芯片设计1024K×32位的存储器。SRAM芯片有两个控制端:当CS’有效时,该片选中。当W/R=1时执行读操作,当W/R=0时执行写操作。
在这里插入图片描述
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7、用32KX 8位的EPROM芯片组成128KX 16位的只读存储器,试问:
(1) 数据寄存器多少位? ( 16位)
(2) 地址寄存器多少位? ( 17位)
(3)共需多少个 EPROM芯片? ( 128KX 16/32K X8=8 个)
(4)画出此存储器组成框图。

(1)系统数据总线为16位 数据寄存器为16位
(2)存储器容量128k 系统地址总线为17位 地址寄存器为17位
(3)128k 16/32k8=8片
(4)在这里插入图片描述
8、某存储器容量为4KB,其中:ROM 2KB,选用EPROM 2Kx8:RAM 2KB,选用RAM 1Kx8;地址线A15~A0。写出全部片选信号的逻辑式

解:
ROM的容量为2KB,故只需1片EPROM;而RAM的容量为2KB,故需RAM芯片2片。ROM片内地址为11位,用了地址线的A10-A这11根地址线;RAM片内地址为10位,用了地址线的A9~A这10根地址线。总容量需要12根地址线。可以考虑用1根地址线A11作为区别EPROM和RAM的片选信号,对于2片RAM芯片可利用A10来区别其片选信号。由此,可得到如下的逻辑式:
在这里插入图片描述
9\某机器中,已知配有一个地址空间为0000H-3FFFH的ROM区域。现在再用一个RAM芯片(8K×8)形成40K×16位的RAM区域,起始地址为6000H。假设RAM芯片有CS’和WE’信号控制端。CPU的地址总线为A15~A0,数据总线为D15·D0,控制信号为R/W(读/写),MREQ’(访存),要求:
(1)画出地址译码方案。
(2)将ROM和RAM同CPU连接。在这里插入图片描述

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组成原理课后答案第三章 3. 用16K×8位的DRAM芯片组成64K×32位存储器,要求: (1) 出该存储器组成逻辑框图。 (2) 设存储器读/写周期为0.5μS, CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解:(1)组成64K×32位存储器需存储芯片数为       N=(64K/16K)×(32位/8位)=16(片)      每4片组成16K×32位的存储区,有A13-A0作为片内地址,用A15 A14经2:4译码器产生片选信号 ,逻辑框图如下所示:  (2)依题意,采用异步刷新方式较合理,可满足CPU在1μS内至少访问内存一次的要求。     设16K×8位存储芯片的阵列结构为128行×128列,按行刷新,刷新周期T=2ms,则异步     刷新的间隔时间为:                  则两次刷新的最大时间间隔发生的示意图如下    可见,两次刷新的最大时间间隔为tmax      tmax=15.5-0.5=15 (μS)    对全部存储单元刷新一遍所需时间为t R      t R =0.5×128=64  (μS) 6.用32K*8位的EPROM芯片组成128K*16位的只读存储器,试问: (1)数据寄存器多少位? (2)地址寄存器多少位? (3)共需多少个EPROM芯片? (4)出此存储器组成框图。 解:(1)系统16位数据,所以数据寄存器16位 (2)系统地址128K=217,所以地址寄存器17位 (1) 共需要8片 (2)组成框图如下 8. 存储器容量为64M,字长64位,模块数m = 8,分别用顺序方式和交叉方式进行组织。存储周期T = 100ns,数据总线宽度为64位,总线周期τ = 10ns .问顺序存储器和交叉存储器的带宽各是多少? 解:信息总量: q = 64位 ×8 =512位   顺序存储器和交叉存储器读出8个字的时间分别是:    t2 = m T = 8×100ns =8×10 (s)    t1 = T + (m - 1) = 100 + 7×10 = 1.7 ×10 (s)   顺序存储器带宽是:    W2 = q / t2 = 512÷(8×10 )= 64 ×10 (位/ S)   交叉存储器带宽是:    W1 = q / t1 = 512÷(1.7 ×10 )= 301 ×10 (位/ S) 9. CPU执行一段程序时, cache完成存取的次数为2420次,主存完成存取的次数为80 次,已知cache存储周期为40ns,主存存储周期为240ns,求cache/主存系统的效率和平均访问时间。 解:先求命中率h    h=nc/(nc +nm )=2420÷(2420+80)=0.968   则平均访问时间为ta    ta=0.968×40+(1-0.968) ×240=46.4(ns)    r =240÷40=6   cache/主存系统的效率为e    e=1/[r+(1-r)×0.968]=86.2% 13、一个组相联cache由64个行组成,每组4行,主存储器包含4k个块,每块128个字。求表示内存地址的格式 64行,4行一组,共64/4=16组;主存储器有4K个块,每块128字,共2的19次方个字,所以需要19个地址位,因为块长128,所以低7位表示内偏移,因为块编号对16取余是组号,所以用4位表示对应组号,地址中的最8位无法用cache决定,保留,所以8 4 7 第四章 4.指令格式结构如下所示,试分析指令格式及寻址方式特点。 解:指令格式及寻址方式特点如下:   ① 双字长二地址指令;   ② 操作码OP可指定 =64条指令;   ③ RS型指令,两个操作数一个在寄存器中(16个寄存器之一),另一个在存储器中;   ④ 有效地址通过变址求得:E=(变址寄存器)± D,变址寄存器可有16个。
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