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RSS订阅原创 2021-06-27
实验名称：Verilog HDL测试模块。 2.实验工具： 电脑和Quartur ii软件和modlsim软件。 3.实验过程： 第一步：打开modlsim。 第二步：新建 Project。 第三步：代码输入。 第四步：保存。 第五步：编译。 第六步：生成测试文件。 第七步：进行仿真。 第八步：进行调试。 实验原理：使用Verilog HDL的实际工作中,有两项工作是必要的:设计所需要的功能模块和验证所设计模块的正确性。设计所需要的功能模块就是前文中所说的设计模块,它要考虑到所写代码到最终电路的转化问题;验
2021-06-27 18:32:54
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原创 2021-06-27
实验名称：时序逻辑的测试模块。 2.实验工具： 电脑和Quartur ii软件和modlsim软件。 3.实验过程： 第一步：打开modlsim。 第二步：新建 Project。 第三步：代码输入。 第四步：保存。 第五步：编译。 第六步：生成测试文件。 第七步：进行仿真。 第八步：进行调试。 实验原理：如果待测试的设计文件是一个时序电路,由于需要时钟信号和复位信号,以及一些模块间的交互信号,测试模块的编写就变得复杂一些,这时可以使用@来进行信号定位,同时使用一些任务来帮助设计者判断结果。 实验代码： 实验
2021-06-27 18:25:51
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原创 2021-06-27
实验名称：移位除法器模型 2.实验工具： 电脑和Quartur ii软件和modlsim软件。 3.实验过程： 第一步：打开modlsim。 第二步：新建 Project。 第三步：代码输入。 第四步：保存。 第五步：编译。 第六步：生成测试文件。 第七步：进行仿真。 第八步：进行调试。 实验代码及其结果： module div2(clk, reset, start, A, B, D, R, ok, err); parameter n = 32; parameter m = 16; input clk, r
2021-06-27 18:16:53
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原创 2021-06-27
实验名称：SR锁存器延迟模型。 2.实验工具： 电脑和Quartur ii软件和modlsim软件。 3.实验过程： 第一步：打开modlsim。 第二步：新建 Project。 第三步：代码输入。 第四步：保存。 第五步：编译。 第六步：生成测试文件。 第七步：进行仿真。 第八步：进行调试。 实验代码及其结果： module my_rs (reset,set,q,qbar); input reset,set; output q,qbar; nor # (1) n1 (q,reset,qbar);
2021-06-27 18:13:25
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原创 2021-06-27
实验名称：独热码状态机。 实验工具： 电脑和Quartur ii软件和modlsim软件。 实验过程： 第一步：打开modlsim。 第二步：新建 Project。 第三步：代码输入。 第四步：保存。 第五步：编译。 第六步：生成测试文件。 第七步：进行仿真。 第八步：进行调试。 实验代码及其结果： module ex8_1(clock,reset,x,y1,y2) ; input clock,reset; input x; output y1,y2; reg y1,y2; reg [3:0] c
2021-06-27 18:08:15
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原创 2021-06-27
实验名称：带使能输入的移位寄存器 实验工具：电脑，modelsim,书本。 实验目的：采用使能输入信号E可以禁止移位寄存器的位移操作。 实验过程:打开modelsim，新建工程，新建文档，输入代码，运行，仿真，出仿真图。 实验代码： 实验仿真图： 实验感受：学会运用课本完成仿真图。 ...
2021-06-27 17:21:38
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原创 2021-05-07
实验2-1或实验4-1 1.实验目的： 学习4位加法器的门级建模和Verilog Modelsim仿真 2.实验工具： 电脑和Quartur ii软件和modlsim软件。 3.实验过程： 第一步：打开Quartyr ii。 第二步：新建“Hew Project Wizard”。 第三步：将代码输入到“Venliog HDL Flie”。 第四步：保存。 第五步：编译。 第六步：生成测试文件。 第七步：进行仿真。 第八步：进行调试。 4.实验截图 2-14-1 5.实验代码： 实验2-1代码： mo
2021-05-07 21:24:39
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原创 2021-03-16
1.实验目的： 下载和安装Quartur ||软件并进行仿真。 2.实验内容： （1）下载Quartur || （2）安装Quartur|| （3）对软件进行仿真 3.实验原理： module examplel（a,b,c）; input a,b; output c; and(a,b); or(c); endmodule 4.实验工具： 电脑和Quartur || 4.实验截图: 6.实验代码： module examplel（a,b,c）; input a,b; output c; and(a,b);
2021-03-16 22:47:17
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空空如也
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