2021-06-27

本次实验要求：此次试验有三个
第一个实验：数字逻辑基础与Verilog设计（原书第3版）p160 图5.58
第二个实验：Verilog HDL（第二版）数字系统设计及仿真 十二章选题4
第三个实验：Verilog HDL 高级数字设计（第二版）p127 例5.47
实验工具：电脑，Modelsim, Quartus II 书本。
实验目的：1.采用使能输入信号E可以禁止移位寄存器的位移操作,2.熟悉的掌握Modelsim和Quartus的使用。
实验过程:1、打开modelsim，
2、新建工程，
3、新建文档，
4、输入代码，
5、运行，
6、仿真，
7、出仿真图。
实验代码：

实验仿真图：

实验视频：

https://b23.tv/OClElx?share_medium=android&share_source=qq&bbid=XYD1AF6D136985C59123DA9EC5CA02CB8E08A&ts=1625039151403

https://b23.tv/7JnlpH?share_medium=android&share_source=qq&bbid=XYD1AF6D136985C59123DA9EC5CA02CB8E08A&ts=1625039192364

https://b23.tv/VX3FL8?share_medium=android&share_source=qq&bbid=XYD1AF6D136985C59123DA9EC5CA02CB8E08A&ts=1625039210747

实验感受：1、学会运用课本完成仿真图，2、熟悉的使用了Modelsim和Quartus，3、使能输入信号E可以禁止移位寄存器的位移操作。