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2原创 SV零碎知识点（自用）
一、接口1、Interface可以定义为input / output / inout端口。2、建议将接口的信号数据类型定义为logic3、可将interface看作为一个插槽，而各个modport看作为针对不同对象的插槽。二、测试的始终1、program的隐式结束：当执行完program中所有initial块会自动结束仿真。 program的显式结束：当某些program内的initial块一直运行时，可以在该program中置入$exit来强制结束这个program，该pr...
2022-05-19 19:18:35
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原创 Verilog语法概念易错点总结（自用）
阅读完Verilog数字系统设计教程[第四版]前8章的内容，感觉不是很难理解，但做第8章的语法概念总复习练习时，有很多知识点比较模糊，以下是我对做题过程中所遇知识点的总结：1.若定义的位宽比实际的位宽长，通常在左边补0，但若数的左边为x或z，那应该相应的补x或z。2.wire和reg类型的正确使用：连续赋值语句只能使用wire类型；在过程块中只能对reg类型赋值；定义模块的端口时，默认为wire类型；结构化描述时，模块的输出只能使用wire；3.reg数据类型：该类型本身没有符号
2022-05-14 23:59:13
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空空如也
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