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原创 FPGA——iverilog语言学习1

注意：输入一定是wire型变量，输出可以是wire型，也可以reg型变量。reg型变量不一定是寄存器类型，但寄存器型变量定义一定用reg。简历一个文件夹，里面建立一个design文件夹和一个sim文件夹，design文件夹里存放功能设计模块。iverilog语言的变量类型主要有两种，一个是wire型（线型），一个是reg型变量。测试激励模块可以不写接口列表，变量定义在内部声明时，不用写输入输出方向。模块都是用module开始，endmodule结束，这就命名一个模块。下面是代码学习，每一行都会写注释。

2024-03-08 22:55:27 274 1

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2024-01-16 20:27:54 984 1

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2024-01-16 19:41:32 770 1

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2022-11-02 19:37:44 82 1

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2022-11-01 20:59:44 68

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2022-10-29 10:22:51 1159

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2022-08-31 22:33:54 97 1

原创 linux进程操作

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原创 linux文件操作练习

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2022-08-28 14:32:24 759 1

原创 Linux文件操作

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2022-08-27 17:15:48 152 2

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