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RSS订阅原创 期末实验作业
一：代码： module adder4(carryin,x3,x2,x1,x0,y3,y2,y1,y0,s3,s2,s1,s0,carryout); input carryin,x3,x2,x1,x0,y3,y2,y1,y0; output s3,s2,s1,s0,carryout; fulladd stage0 (carryin,x0,y0,s0,c1); fulladd stage1 (c1,x1,y1,s1,c2); fulladd stage2 (c2,x2,y2,s2,c3); fulladd s
2021-06-28 21:52:09
93
原创 个人实验二
用modelsim仿真基本流程: 代码以及测试代码如下： module fulladd(sum,c_out,a,b,c_in); output sum,c_out; input a,b,c_in; wire s1,c1,c2; xor (s1,a,b); and (c1,a,b); xor (sum,s1,c_in); and (c2,s1,c_in); or (c_out,c2,c1); endmodule 测试代码： module test; wire sum, c_out; reg a,b,c_in;
2021-06-28 21:13:08
60
原创 个人实验一
测试代码： 一： module barrel(W,S,Y); input [3:0]W; input [1:0]S; output [3:0]Y; wire [3:0]T; assign {T,Y} = {W,W} >> S; endmodule 二： module parity(X,Y); input [7:0]X; output [7:0]Y; assign Y = {^X[6:0],X[6:0]}; endmodule 过程： 1.编译代码 2.在ModelSim中进行仿真， 3.在wav
2021-06-28 21:08:22
75
原创 第二次实验
一: 下载Modelsim SE-64 10.4 1.下载安装包和破解文件patch_dll.bat和MentorKG.exe。 2. 安装好之后，在破解文件复制放在安装目录Win64中。 3. 然后在安装目录中找到Win64中找到mgls.dll / mgls64.dll 两个文件，取消“只读”属性。 如图： 4.然后从Win64中找到 patch_dll.bat，点击并运行，等待生成TXT文本，保存在Win64中。 5.恢复mgls.dll / mgls64.dll 的“只读”属性。 6.在桌面找到“此
2021-06-28 19:42:15
269
原创 2021-05-24
1.实验目的：对教材《数字逻辑基础与Verilog设计》上P96实验进行仿真。 2.实验原理：利用计算机进行仿真实验，使用Verilog语法。 3.实验软件：Quartur ii和计算机。 4.实验截图： 5.实验代码： 17:28:56 module comparator(X,Y,V,N,Z); parameter n=32; input [n-1:0]X,Y; output reg V,N,Z; reg[n-1:0]S; reg[n:0] C; integer k; always @(X,Y) beg
2021-05-24 17:37:27
71
原创 2021-04-11
1.实验目的： 下载Quartur ii软件并进行图片仿真和代码仿真。 2.实验内容： 参照书上内容完成代码仿真。 3.实验原理：在这里插入图片描述 具体原理参照书上内容。 4.实验工具： pc机和Quartur ii软件 5.实验截图： 在这里插入图片描述 在这里插入图片描述 6.实验视频： 请下载哔哩哔哩动画打开此网址： https://b23.tv/4qDnmD 7.实验代码： module examplel (x1,x2,s,f); input x1,x2,s; output f; not(k,s)
2021-04-11 20:41:01
138
空空如也
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