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1，出现灰色的情况可能是下面一种：在创建过程中，可能会存在删除module文件后又重新创建同名文件，同时main下面的Java包也是同名的情况下，会出现灰色，这是删除不干净导致，解决步骤如下：2，此处Java包呈灰色，3，原因如图：左边的包删除完成，但是在右边仍然存在，需要将右边红色行删掉，步骤如下：4，打开主module的pom.xml...

具体步骤如下：1：新建一个项目，建立项目名称。2，选择verilog类型，点击ok3，建立项目成功后，点击编辑，然后录入代码4，最左边的单击运行，5，运行成功后，找到项目源。点击，ok6，右键单击项目，A W,7，对其中一个单击，并全选，右键单击clock8，对该数据进行修改，修改后，再修改框中比例。9，修改成功后，点击框右边的图标，运行，即可完成。仅供参考，有错的地方欢迎提出建议。...

实验一：独热码状态机实验二：SR锁存器延迟模型实验三：移位除法器模型实验截图：实验视频：（包含三个）:https://b23.tv/HaY6kG

用modelsim进行仿真。此次仿真仅用到modelsim1:打开modelsim，找到file–new-project!输入项目名称，点击OK。2:项目建立好后，great new file,输入名称，并将圈内格式设置为verilog模式，OK，关闭(close)3:右键单击选择项目，编辑，加入所需代码，并保存。之后检索是否工程成功建立。"?"后双箭头标志，图中页面下方为绿色即为成功。4:进入simulation页面，选择文件地址，➕单击添加的项目。OK，进入下一页面，若圈中无项目，则右