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RSS订阅原创 Verilog基础编程练习
reg类型表示寄存器类型，用于always模块内被赋值的信号。wire类型表示导线类型，用于always模块内未被赋值的信号。3-8译码器模块的输出信号out是在always块中被赋值的，所以必须定义为reg类型。Verilog代码设计的3-8译码器模块的输出信号为何要定义为reg类型而不用默认wire（导线）类型？
2023-12-17 20:55:35
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原创 触发器电路仿真与硬件实现
RS锁存器是时序电路中最基础的，所以务必学的透彻。（注：有些资料上把RS锁存器也称为RS触发器）RS锁存器，我们可以简单将它理解为一个存储单元，可以存储一位数据（0或者1）。基本的RS锁存器可以用两个与非门或者或非门实现。
2023-11-21 15:12:13
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原创 编码器-解码器电路设计及Multisim软件仿真
编码器（Encoder）的逻辑功能是将2的n次方个输入信号的高/低电平信号编成一个对应的n位二进制代码。译码器（Decoder）的作用正好与编码器相反，是将一个N位二进制代码（N个输入信号）转译为2的n次方个输出的高/低电平信号(或者另一种代码)。目前经常使用的编码器有普通编码器和优先编码器两类。优先编码器（74LS148）功能表如下所示：常用的译码器电路有二进制译码器、 二–十进制译码器和LED显示译码器。除了CD4511之外，74LS48芯片也是一种常用的七段数码管译码器。
2023-11-16 15:27:32
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原创 组合逻辑电路的分析与设计
显示输入插口，按真值表（自拟）要求，逐次改变输入变量， 测量相应的输出值，验证逻辑功能， 与表。的逻辑表达式， 画出逻辑图， 用标准器件构成逻辑电路。最后， 用实验来验证设计的正确。使用中、 小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤如图。并按实际选用逻辑门的类型修改逻辑表达式。根据设计任务的要求建立输入、 输出变量， 并列出真值表。重新验证之前的答案在理论上是否正确，并重新设计一个新的简化电路。进行比较， 验证所设计的逻辑电路是否符合要求。的逻辑表达式，并进行化简。
2023-11-03 13:10:56
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原创 一维数组删除所有偶数
要求： 定义一维数组，调用随机函数生成n个[1,100]范围内的元素，n的数量由键盘输入，删除其中所有的偶数，输出删除前和删除后的结果。函数删除数组中的偶数元素，并输出删除后的数组内容。函数：该函数用于生成一个随机整数数组。函数：该函数用于删除数组中的偶数元素。生成一个介于 1 到 100 之间的随机整数，并将其存储在数组。函数：该函数用于打印数组的内容。函数：该函数是程序的入口点。函数生成随机整数数组，并输出删除前的数组内容。，另一个是数组的长度。，另一个是数组的长度。，另一个是数组的长度。
2023-10-31 20:31:20
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原创 基本逻辑门电路硬件验证与仿真分析
熟悉数字电路实验箱；熟悉基本逻辑门电路的组合功能和分析方法。）测试逻辑电路的逻辑功能。的状态，并记录数据在表。组合逻辑电路测试电路图。子电路，用仿真完成一之。74LS20电路实验。2、74LS20仿真。
2023-10-25 15:10:43
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原创 实验一：二进制数原码-反码和补码的数字电路
一个1bit半加器电路由一个异或门和一个与门构成。待相加的两个二进制数A, B分别输入异或门和与门的两个输入端，异或门输出A, B两个数的和，与门输出A, B两个数相加产生的进位数。一个1bit全加器电路由两个异或门、两个与门和一个或门构成，相当于在一个半加器内插入另一个半加器。全加器相比半加器，还能接收一个低位的进位数并与待加数相加。负数的补码将其原码除符号位外的所有位取反（0变1，1变0，符号位1不变）后加1。补码原理：正数的补码与原码相同；验证真值表，确保运算正确。验证真值表，确保运算正确。
2023-10-22 13:29:00
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空空如也
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