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RSS订阅原创 关于PCI总线的发展过程
PCI(Peripheral Component Interconnect)是一种由英特尔（Intel）公司1991年推出的用于定义局部总线的标准。此标准允许在计算机内安装多达10个遵从PCI标准的扩展卡。最早提出的PCI总线工作在33MHz频率之下，传输带宽达到132MB/s(33MHz * 32bit/8)，基本上满足了当时处理器的发展需要。随着对更高性能的要求，后来又提出把PCI 总线的频率提升到66MHz，传输带宽能达到264MB/s。1993年又提出了64bit的PCI总线，称为PCI-X，广泛采
2022-12-31 16:31:41
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原创 流水cpu
CPU执行指令时，会把一条指令分解成若干条微指令，每条微指令会在一个CPU周期内被执行完毕，CPU可以在一个周期内同时执行（无数据关系的）多条微指令，形成多条流水线。流水线之间并不是完全没关系的。以时间并行性为原理构造的处理器流水CPU的基本概念，是以时间并行性为原理构造的处理器流水CPU的基本概念，是以时间并行性为原理构造的处理器。1. 流水计算机的系统组成?现代流水计算机的系统组成原理如图1所示。其中CPU按流水线方式组织，通常由三部分组成：指令部件、指令队列、执行部件。这三个功能部件可以组成
2022-12-31 16:29:01
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原创 中断与子程序的区别
区别：1、程序是否提前安排好：中断服务程序是随机的，而普通子程序是预先安排好的。2、结束程序不同：中断服务子程序以RETI结束，而一般子程序以RET结束。3、结束动作不同：中断服务子程序RETI除将断点弹回PC动作外，还要清除对应的中断优先标志位，以便新的中断请求能被响应。一般子程序则无此项操作。当中央处理器正在处理内部数据时，外界发生了紧急情况，要求CPU暂停当前的工作转去处理这个紧急事件。处理完毕后，再回到原来被中断的地址，继续原来的工作，这样的过程称为中断。实现这一功能的部件称为中
2022-12-25 16:44:49
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原创 程序中断方式
系统设置程序中断的目的就是能让系统处理更高等级的任务（比如紧急事件，对系统有改动的更高权限的任务），因为CPU 是计算机中处理任务的核心，程序中断在CPU中设立，外设和程序中端分别是由中端控制器和程序内置的中断服务程序配合操作系统来决定，使操作系统更好的对任务进行高效化的处理外设或者程序先递交请求给操作系统，然后操作系统根据请求的权限和等级，进行判断性的执行，然后中断此时的任务，为了在中断服务程序执行完毕以后，能够正确地返回到原来主程序被中断的断点（PC内容）而继续执行主程序，必须把程序计数器PC的内容
2022-12-25 16:42:12
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原创 外围设备的分类及其特点
外围设备的I/O控制方式分类及特点:(1)程序查询方式:CPU的操作和外围设备的操作能够同步,而且硬件构造比拟简单(2)程序中断方式:一般适用于随机出现的效劳,且一旦提出要求应立即进展,节省了CPU的时间,但硬件构造相对复杂一些。(3)直接内存访问〔DMA〕方式:数据传输速度很高,传输速率仅受内存访问时间的限制。需更多硬件,适用于内存和高速外设之间大批交换数据的场合。(4)通道方式:可以实现对外设的统一管理和外设与内存之间的数据传送,大大提高了CPU的工作效
2022-12-23 16:17:28
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原创 CPU的功能和组成
cpu的基本结构 从功能上看，一般CPU的内部结构可分为：控制单元、逻辑运算单元、存储单元（包括内部总线和缓冲器）三大部分。其中控制单元完成数据处理整个过程中的调配工作，逻辑单元则完成各个指令以便得到程序最终想要的结果，存储单元就负责存储原始数据以及运算结果。浑然一体的配合使得CPU拥有了强大的功能，可以完成包括浮点、多媒体等指令在内的众多复杂运算，也为数字时代加入了更多的活力。 逻辑部件 英文Logic components；运算逻辑部件。可以执行定点或浮点算术运算操作、移位操作以及
2022-12-22 13:43:28
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原创 指令和数据的寻址方式
隐含寻址：在指令中不明显的给出而是隐含着操作数的地址。例如，单地址的指令格式，没有在地址字段中指明第二操作数地址，而是规定累加寄存器AC作为第二操作数地址，AC对单地址指令格式来说是隐含地址。立即寻址：指令的地址字段指出的不是操作数的地址，而是操作数本身。这种方式的特点是指令执行时间很短，不需要访问内存取数。例如：单地址的移位指令格式为 ：直接寻址：直接寻址特点是：在指令格式的地址字段中直接指出操作数在内存的地址D。采用直接寻址方式时，指令字中的形式地址D就是操作数的有效地址E，既E＝D。因此通常把
2022-12-22 13:31:58
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原创 扩展操作码
采用只有两种码长的扩展操作码，可根据14条指令所给出的使用频度值分成两群，让使用频度较高的6条指令用3位操作码编码表示。例如，用000~101分别表示使用频度为0.15、0.15、0.14、0.13、0.12、0.11的指令的操作码。留下110和111两个3位码作为长码的扩展标志，相当于一个二进制位，再扩展2位二进制码，既相当与共有3位。从而用5位码就可以表示8条使用频度较低的指令，由此可求得操作码的平均码长为：3*（0.15+0.15+0.14+0.13+0.12+0.11）+5*(0.04+0.04+0
2022-12-22 13:28:13
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原创 只读储存器
只读存储器（Read-Only Memory，ROM）以非破坏性读出方式工作，只能读出无法写入信息。ROM所存数据通常是装入整机前写入的，整机工作过程中只能读出，不像随机存储器能快速方便地改写存储内容。ROM所存数据稳定 ，断电后所存数据也不会改变，并且结构较简单，使用方便，因而常用于存储各种固定程序和数据。为便于用户使用和大批量生产，进一步发展出可编程只读存储器（PROM）、可擦可编程序只读存储器（EPROM）和带电可擦可编程只读存储器（EEPROM）等不同的种类。ROM应用广泛，诸如。
2022-11-04 22:13:15
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原创 【无标题】
SRAM:同步随机存储器 （一般用于嵌入式处理器的内存）S:synchronousDRAM:动态随机存储器（很少用了） D：dynamicSDRAM：同步动态随机存储器（很早的内存）DDR SDRAM (双沿触发SDRAM,表示一个时钟周期触发两次)DDR2 SDRAM (现在的主流，比第一代增加内部倍频，这个很少人知道)DDR3 SDRAM （第三代DDR，进一步增加了内部倍频，改善了寻址方式）晕，怎么是0分，才注意到
2022-10-23 19:38:34
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原创 【无标题】
区别：1、集成功耗：SRAM集成度较低，功耗较大。DRAM集成度较高，功耗也较低。2、工作特点：SRAM的特点是工作速度快，只要电源不撤除，写入SRAM的信息就不会消失，不需要刷新电路，同时在读出时不破坏原来存放的信息，一经写入可多次读出。DRAM是动态随机存储器(Dynamic Random Access Memory)，它是利用场效应管的栅极对其衬底间的分布电容来保存信息，以存储电荷的多少，即电容端电压的高低来表示“1”和“0”。DRAM每个存储单元所需的场效应管较少，常见的有4管，3管和单管型
2022-10-16 23:27:47
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原创 【无标题】
全加器，是用门电路实现两个二进制数相加并求出和的组合线路。一位全加器可以处理低位进位，并输出本位加法进位。 多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。 全加器是能够计算低位进位的二进制加法电路。全加器不只考虑本位计算结果是否有进位，也考虑上一位对本位的进位，可以把多个一位全加器级联后做成多位全加器。
2022-10-07 18:46:25
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原创 【无标题】
三级存储器系统是指高速缓冲存储器、主存储器、辅助存储器三级。高速缓冲存储器（cache）位于中央处理器与主存储器之间，对程序员透明的一种高速小容量存储器。简称高速缓存。高速缓冲存储器是存储器层次结构的最顶层。通常采用半导体静态存储器作为存储介质，以缩短存取周期。高速缓存的设置是所有现代计算机系统发挥高性能的重要因素之一。高速缓存的组织及对高速缓存的访问都是以块(也称为行)为单位的，通常1块包括1个或多个字，命中率是评价高速缓存性能的一个重要指标。它不仅依赖于高速缓存的组织结构，而且与应用程序的局部性状况有关
2022-10-02 22:50:14
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原创 全加器和半加器的区别
半加器和全加器的区别半加器：HA 有两个代表数字(A0,B0)有两个输出端,用于输出和S0及进位C1。（只考虑两个1位二进制数A和B相加，不考虑低进位来的进位数相加称为半加。）全加器：FA，有三个输入端，以输入Ai、Bi、Ci，有两个输出端Si，Ci+1（除了两个1位二进制数，还与低位向本位的进数相加称为全加器。）半加器没有接收进位的输入端，全加器有进位输入端，在将两个多位二进制数相加时，除了最低位外，每一位都要考虑来自低位的进位，半加器则不用考虑，只需要考虑两个输入端相加即可。
2022-09-26 12:32:17
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原创 奇偶校验码和海明码
介绍奇偶校验码、海明码 （1）奇校验：就是让原有数据序列中（包括你要加上的一位）1的个数为奇数1000110（0）你必须添0这样原来有3个1已经是奇数了所以你添上0之后1的个数还是奇数个。（2）偶校验：就是让原有数据序列中（包括你要加上的一位）1的个数为偶数1000110（1）你就必须加1了这样原来有3个1要想1的个数为偶数就只能添1了。（3）奇偶校验码的用途 ①奇偶校验是用来检查数据传输的正确性的方法。奇偶校验能检测出传输数据的部分错误（1位误码能检测出
2022-09-17 21:57:43
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空空如也
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