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原创 Verilog学习之与或非门

/每10ns时钟翻转一次。and_or_not and_or_not_inst//例化。//变量a,b初始化为0。

2023-10-05 21:31:50 408

原创 组合逻辑电路

由于银行办理业务时有这样的情况:军人优先,然后老弱病残孕,最后正常人(这样的比喻可能不太好,但是我能想到的就是这个比较讲的清楚了)编码器,顾名思义,就是对输入的数据进行编码,分为普通编码器和优先编码器,实际电路里优先编码器用得更多(比如抢答器,病房叫号电路)使能有效时,全为1的话输出全为1,可以想象成银行开门了,没有人要求办理业务。这玩意儿有八个输入端四个输出端,都是低电平有效,输入低电平输出低电平。输出以反码形式输出,如111输出其实就是0(前面那个全为1不考虑)S'为1时,使能无效,不工作。

2023-03-25 23:43:44 81

原创 数字电路复习笔记

本笔记不从基本与或非异或同或开始,更像是数字逻辑的心得体会,参考书是阎石,王红的数字电子技术基础第六版。本笔记主要是为了强化自己的数电基础而写的,可能有写得不好的地方,敬请批评指正!脉冲波形的产生与整形电路。触发器(边沿触发器)

2023-03-15 00:29:33 138

空空如也

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