＜AHDL语言＞基本结构

AHDL基本结构

subdesign 文件名   --子设计段

（

     定义输入输出管脚及其类型

   ）

variable              --变量段

定义触发器、节点、状态机

begin                 --逻辑段

  对电路的逻辑关系进行语言描述

end;

AHDL的规则及结构特点

1.在AHDL语言中字符不分大小写，即大小写的含义相同

2.同一类型多个输入、输出或变量之间可以用逗号（“，”）分隔，每一个完整的语句都以分号（”; ")结束。用“--”可以注释一行，“%......%”可以注释一段内容。

3.AHDL描述的内容可以等效为一个数字电路，在具体的逻辑描述中不是按照顺序一条一条执行，而是所有的语句都是同时并发执行的（并发特性）。即AHDL语言中的语句不依赖描述的前后顺序。

4.AHDL设计文件通常是由3个段和一些语句组成。

例：组合逻辑电路设计

subdesign YMQ

(

  a0,a1,b,d:input;  %定义四个输入变量a0,a1,a2,a3%

  out1,out2:output; %定义两个输出变量out1,out2%

)

varibale

temp:node;%定义一个叫temp的结点%

begin

    temp= a0 & !a1;%结点temp是a0和a1非的与%

    out1=temp&b;  %out1是temp和b的与%

    out2=temp&d;  %out2是temp和d的与%

end;