qq_43416206的博客

整个在线调试工具ILA Croe的使用基本就讲完了，如果需要了解更多有关ILA 的使用，可以进行更多的尝试和查看 IP 手册。本章以计数器为例学习了简单的时序逻辑设计，并学习了在线调试工具 ILA 的用法。

说明：bit文件和bin文件的烧写分如下4种不同的情况，这里你只需看自己对应的情况即可。情况1：由VIVADO编译工程生成bit文件并烧写情况2：有直接获得的bit文件，只需借助VIVADO软件将其烧写到开发板情况3：由VIVADO编译工程生成bin文件并烧写情况4：有直接获得的bin文件，只需借助VIVADO软件将其烧写到开发板

在工具软件与计算机的辅助下进行设计 ，即所谓的 CAD （Computer Aided Design） ，让电路设计更有效率 ，还能进一步产生电路制造／组装所需的各项数据 ，即所谓的 CAM （Computer Aided Manufacturing ） ，以及测试电路所需的各项数据 ，即 CAT（Computer Aided Testing） ，CAM 与 CAT 合称为 CAM & T。至于描述的方式 ，也就是 VHDL 的语法 ，我们会在后面的章节中 ，陆续介绍。

图 9-10、图 9-11、图 9-12、图 9-13、图 9-14、图 9-15、图 9-16 是设置不同初始频偏情 况下，采用 ModelSim 仿真软件对实现后的环路进行仿真测试的结果，仿真 5 000 个数据点。如何设计 Tnco 的值？图 9-17、图 9-18、图 9-19、图 9-20、图 9-21、图 9-22、图 9-23 是设置不同 NCO 频率字更新周期的情况下，初始频偏为 0 时，采用 ModelSim 仿真软件对实现后的环路进行仿真后的波形图，仿真 5 000 个数据点。

由于要进行载波调制，首先需要产生所需频率的载波信号，根据奈奎斯特定理，产生频率为大的载波信号，理论上最小的FPGA系统时钟频率人-2。程序运行后，分别生成2ASK及4ASK的时域波形及频谱，如图5-5和图5-6所示，同时在指定目录下自动生成所需的文本文件:未经成形滤波的2ASK数据(ASK2.txt)、经成形滤波处理后的2ASK数据(ASK2filtertxt)、未经成形滤波的4ASK数据(ASK4.txt)和经成形滤波处理后的4ASK数据(ASK4ter.txt)。信道中存在的噪声会影响系统的解调性能。

级联型结构的IIR滤波器,实际相当于将级数比较多的滤波器分解成多个阶数小于等于3的IR滤波器，其中的每个滤波器均可以看成独立的结构，只是前一级滤波器的输出作为后一级滤波器的输入而已。不过，去过的才有资格说。再仔细比较一下图4-17与图4-26还可以看出图4-26中的延时要小于图4-17的延时，这是由于ⅡIR 滤波器的阶数小于FIR 滤波器的阶数引起的。HR滤波器程序的VHDL设计并不复杂，需要注意的有两点:一是程序中的FPGA处理时钟频率与数据速率相同:二是滤波器系数的乘法运算是通过移位相加的方法实现的。

在HR滤波器与FIR滤波器的FPGA实现过程中，一个明显的不同在于:FIR 滤波器在运算过程中可以做到全精度运算，只要根据输入数据字长及滤波器系数字长设置足够长的寄存器即可，这是因为FIR滤波器是一个不存在反馈环节的开环系统:IR滤波器在运算过程中无法做到全精度运算，因为ⅡR滤波器是一个存在反馈环节的闭环系统，且中间过程存在除法运算，如果要实现全精度运算，运算过程中寄存器所需的字长将十分长，因此在进行FPGA 实现之前，必须通过仿真确定滤波器系数字长及运算过程中的字长;下面直接给出量化后的级联滤波器系数。

根据通用的FPGA设计规则，对于手动编写代码实现的通用性功能模块，如目标器件提供了相应的IP核，则一般选用IP核进行设计。ISE同样为大部分FPGA芯片提供了通用的FIR滤波器IP!7。因此，工程实践中，大多数情况直接采用IP核来设计 FIR 滤波器既然如此，本节前面耗费大量篇幅介绍的滤波器实现方法岂不是有些多此一举?事实并非如此，掌握了滤波器设计的一般方法，一方面可以很容易学会使用IP核来选择合适的参数进行设计。同时，当目标器件不提供IP核时，就更体现出掌握这些知识和技能的重要性了。 IS

从前面的分析可知，线性系统不一定是时不变系统，时不变系统不一定是线性系统。 比如，式（ 5-5）表示的系统是时不变系统，但不是线性系统（是增量线性系统）；式（ 5-12） 表示的系统是时不变系统，但不是线性系统（也不是增量线性系统）；式（ 5-15）表示的系统既不是线性系统，也不是时不变系统。现在，我们用类似的方法对第 3 章讨论过的一阶锁相环进行一下简单的分析。根据式（ 3-30）、式（ 3-32），可得到1( ) t 与2( ) t 之间的时域关系，即 这样，一阶锁相环就可以用

经过上述处理后的数据，将小数点移至最高位的右边，即是满足要求的量化后的数据。所谓并行结构，即并行实现滤波器的累加运算，具体来讲，即并行将具有对称系数的输入数据进行相加，而后采用多个乘法器并行实现系数与数据的乘法运算，最后将所有乘积结果相加输出。仔细分析式(4-9)，如果将A(3)B(3)C(3)D(3)组成4位地址输入信号对应的存储器的输入内容，与将A(2)B(2)C(2)D(2)组成4位地址输入信号的存储器内容只相差2的整数倍幂次方，而在FPGA运算中2的整数倍幂次方可以通过移位运算实现。

利用“「z,p,kl=ellip(n,Rp,Rs,Wn)”及“[z,p,k]=ellip(n,Rp,Rs,Wn,’ftype’)’可以得到滤波器的零、极点和增益表达式:利用“[A，B，C，D]=ellip(n，Rp，Rs，Wn)'及“[A，B，C，D]=ellip(n，Rp，Rs，Wn,’fype’)”可以得到滤波器的状态空间表达形式，实际设计中很少使用这种语法形式。只是利用chebyl函数设计的滤波器在通带是等波纹的，在阳带是单调的，而利用cheby2函数设计的滤波器在阻带是等波纹的，在通带是单调的。

如果wn是由多个数组成的向量，则表示根据ype 的值设计多个通带或阻带范围的滤波器，ype为DC-1，表示设计的第一个频带为通带，fype为DC-0，表示设计的第一个频带为阻带。所谓任意响应滤波器是指滤波器的幅度频率响应在指定的频段范围内有不同的幅值，如在 0~0.1的理想幅值为 1，以 0.2~0.4频段内的幅值为 0.5，在0.6~0.7频段内的幅值为1等。经过上面的介绍，我们发现frpm函数好像是万能的，既能设计出最优滤波器，又能设计任意幅频响应的滤波器，还能设计出90°相移的滤波器。

滤波器是一种用来减少或消除干扰的电气部件，其功能是将输入信号进行过滤处理得到所需的信号。滤波器最常见的用法是对特定频率的频点或该频点以外的频率信号进行有效滤除，从而实现消除干扰、获取某特定频率信号的功能。一种更广泛的定义是将凡是有能力进行信号处理的装置都称为滤波器。在现代电子设备和各类控制系统中，滤波器的应用极为广泛，其性能优劣很大程度上直接决定了产品的优劣。滤波器的分类方法有很多种，从处理的信号形式来讲可分为模拟滤波器和数字滤波器两大类。

对于FPGA设计来讲，除法是四则基本运算中最复杂的，也是最难实现的运算方式。除法可以被看成乘法的逆运算，但除法和乘法在很多方面是不同的，最大的区别在于乘法中很多操作可以并行执行，而除法中商的每位都必须是顺序得到的，所以也是最耗时间的运算。本书不打算详细介绍FPGA等硬件平台实现除法的原理，读者可以通过查阅相关文献来了解具体实现细节。本节先讨论FPGA实现除法的几种特殊情况，而后介绍FPGA设计中最常用的除法器IP核的使用方法。1.FPGA 中的除法运算 如果按照二进制除法的原理设计除法器电

定点数的乘法运算显然存在字长效应，因为2个B位字长的定点数据相乘，要保留所有有效位需要使用2B位字长的数据，数据截尾或舍入必定会弓起字长效应。对于数字滤波器或较为复杂的电路系统来讲，通常会需要具有反馈网络的结构，这样每一次闭环运算均增加一部分字长，循环运算下去势必要求越来越多的寄存器资源，字长的增加是单调增加的，也就是说随着运算的持续，所需寄存器资源是无限增加的。如果处理的是模拟信号，例如常用的采样信号处理系统，输入的模拟量经过采样和模/数转换后，变成有限字长的数字信号，有限字长的数就是有限精度的数。

如3.1节所述，FPGA中的二进制数可以分为定点数和浮点数两种格式，虽然浮点数据的加减法运算相对于定点数而言在运算步聚和实现难度上都要复杂得多，但基本的运算仍然是通过分解为定点数运算，以及移位等运算步骤来实现的。因此本节只针对定点数运算进行分析讲解。 进行FPGA实现的设计输入语言主要有Veril0gHDL和VHDL 两种。由于本书使用VHDL语言讲解，这里只介绍 VHDL语言中对定数的运算及处理方法。VHDL设计文件中最常用的数据类型是单bit二进制变量 STD LOGIC,以及 bit

为提高线性调频连续波雷达的探测精度,提出一种 Rife算法与Jacobsen算法的联合频率估 计算法。该算法分别对三角波调制的线性调频连续波的差频信号的上下扫频的频谱进行峰值搜索,当其 频率在量化频率点附近时用Jacobsen算法优化,其他情况使用 Rife算法直接估计。通过理论及 Matlab软 件仿真分析算法的估计性能,结合现场可编程门阵列(FPGA)EP4CE30F23C8N 设计了用于三角波调制的 LFMCW 雷达,通过SignalTapⅡ软件实时捕捉目标参数,得到速度及距离信息。

将复位信号与时钟脉冲同步需要两个触发器，这里第二个触发器用于移除由于异步撤销的复位信号与时钟上升沿过于接近所导致的亚稳态还要注意的一点是在移除复位后，第二个触发器不存在亚稳态问题复位同步器的第一个触发器有潜在亚稳态风险的原因是其输入固定为高电平，输出异步复位为0并且复位可能在触发器规定的恢复时间内移除(复位可能与同一个触发器的时钟输人上升沿过于接近)。这只是仿真中出现的现象，并不存在于真实的硬件中。1)使用异步复位的最大好处在于只要生产方提供的库中有带有异步复位的触发器，就能保证数据路径上是干净的。

FPGA设计与CPU架构的处理器设计有着本质的区别，这种区别的一个重要体现是两者采用的编程语言不同。前者采用的是硬件描述语言如VHDL或Verilog，后者采用的是C语言。C语言与硬件描述语言的两个最根本的不同点是：C语言是顺序执行的，而硬件描述语言是并行执行的，这是因为硬件描述语言的每条语句有与之对应的硬件电路；C语言中没有时序的概念，而对硬件描述语言而言，时序是灵魂。这些区别也使得对FPGA设计的性能描述指标有所不同。 流水线是FPGA设计中很常用的一种提高系统时钟频率的方法，其原理如图

自底向上的设计方法是以固定功能元件为基础的基于电路板的设计方法。这里并不建议算法全部设计完毕之后再进行验证，而是采用设计与验证并行的方式进行，这样可提高验证效率，简化验证的烦琐度，尽快发现问题，从而缩短验证时间，同时这对于从系统开环验证到闭环验证的过渡非常有利。Simulink系统中各模型之间的数据流关系是通过模型自身的采样周期建立的，而FPGA实现的硬件系统则是通过各模型的时钟周期建立的，两者实质是一致的，只是硬件系统工作在绝对的时钟频率下，Simulink系统则工作在相对的时钟关系下。

延迟链能导致各种各样的设计问题，包括增加设计对操作环境的敏感性，降低设计的可靠度，以及增加将设计移植到不同器件结构上的难度。锁存器本身的时序也是模糊的。由于时钟网络仍然在不停翻转，因此同步时钟使能的时钟方案不能像门控时钟那样从源头减少功耗，但是通过使某些寄存器失效，可以实现与门控时钟同样的功能。虽然图2.11中的组合反馈通路有锁存数据的能力，但是造成了比锁存器更多的问题，因为这种电路结构可能违背建立时间和保持时间的要求，而且很难发现，相比之下，由于锁存器由电平触发，因此并没有建立时间和保持时间的问题。

仿真贯穿于设计的整个过程，尤其是综合前的行为级仿真尤为重要，用于验证设计的功能是否正确、完备。Vivado除了自带的仿真工具Vivado Simulator之外，还支持第三方仿真工具，如图1.16所示。在Vivado下，综合和实现都会产生统一格式的文件设计检查点DCP（Design Check Point）文件，如图1.17所示。DCP与ISE中的NGC文件不同，NGC是网表文件，而DCP不仅包含网表（EDIF），还包含约束（XDC）和物理数据（XDEF）。

尽管如此，在Vivado和ISE下的FPGA设计流程总体而言是一致的，如图1.13所示。FPGA器件的产生将半定制的门阵列电路的优点和可编程逻辑器件的设计师可编程特性结合在一起，使设计的数字系统达到小型化、集成化和高可靠性，这样大大缩短了设计周期，减少了设计费用，同时为设计更改提供了便利的手段，降低了设计风险。传统的数字电路设计采用各类不同规模的分立器件搭接而成，其设计过程是先设计出电路原理图，再绘制印刷电路板，然后进行安装调试，整个过程既容易出错，又费时费力，而且设计出的电路规模庞大，可靠性很低。

本文中所述解决方案涉及通过 Linux 对 eMMC 进行格式化和分区以及使用 U-Boot 命令对其烧写。现已经过测试和验证，以此方式完成闪存烧写后，即可成功启动。本文旨在探讨在 Versal 中对 eMMC 进行格式化和烧写的方法。

介绍一种基于 FPGA 的 AC97 音频系统设计。系统的核心部件采用 Xilinx Atlys 的板载 Spartan6 XCSLX45 芯片，使用的工具为 Xilinx 的高层 次 综 合 技 术 Vivado HLS。首先使用 C /C + + 代码编写的算法描述系统的 FIＲ 滤波器; 然后按 照 Vivado HLS 编译工具的规范，将程序代码转换为 ＲTL 模型，快速、直接地生成对 应左右声道的 FIＲ IP 核和综合结果; 再结合互连的 MicroBlaze 处理器 IP 核，处理 一段立体声

，需要注意的是输入和输出的数据类型应设置为同一种类型，Loopback Mode为环回模式，默认为None无环回模式，Near-End PCS为近端PCS环回模式，Near-End PMA为近端PMA环回模式，Far-End PCS为远端PCS环回模式，Far-End PMA为远端PMA环回模式。远端PMA环回测试（路径③），数据流通过近端GTX的PCS和PMA，远端的GTX的PMA部分，通过两个GTX之间的物理连线，验证两个GTX之间物理联系的可靠性，以及验证两个GTX的PMA部分设置的正确性。

POST_CRC 可与 FRAME_ECCE2 原语配合使用，以便提供针对此等错误的额外功能和更好的可见性。一般情况下，比特流 CRC 校验是一种独立功能，具有其自己的 CRC 校验寄存器。可以理解的是，大部分用户都想要测试错误检测，以确定在此等错误被检测到时，将会以某种形式予以报告。FPGA 在比特流被加载时计算 CRC 值，然后该值与在比特流加载结束时预期的 CRC 值进行比较。，如果对位于正常 CRC 覆盖范围内的比特流进行了任何编辑，即会标注 CRC 错误并阻止比特流加载。

该示例安装完成之后，安装在下图显示的目录：/home/ycw/Desktop/xilinx-zynqmp-common-v2022.2/sysroots//home/ycw/Desktop/Vitis_Libraries-2022.2/vision/L3/examples/isppipeline/ 目录下生成了 hls_output.png 文件。a. OPENCV_INCLUDE、OPENCV_LIB 指向的是步骤3（OpenCV 安装指导）CMAKE_INSTALL_PREFIX 设置的目录内。

AD7768/AD7768-4分别为8通道和4通道同步采样∑-∆型ADC，每通道均有∑-∆型调制器和数字滤波器，支持交流和直流信号的同步采样。变通SPI线的连接如图5所示。在以下使用案例中，32F429IDISCOVERY使用SPI4作为SPI主机，SPI5作为SPI 从机，通过DOUTA和DOUTB接收EVAL-AD7606B-FMCZ数据，如图8所示。接收到通道0至通道7的所有数据后，应禁用SPI以防止读取额外的无效数据，因为 DRDY 会使SPI从机 CS 变为低电平，并且DCLK保持切换。

自动化测试设备和电源线路监控应用中的某些系统要求每通道使用专门的采样保持放大器和ADC，以便对输入进行同步采样，从而提升每通道的采样速率，并保留相位信息，但代价是更多的PCB面积和更高的功耗。在这种情况下，ADC的采样速率是用高分辨率换来的。在一个多路复用DAS中，当输入通道切换到下一通道时，一个重大难题是ADC必须支持集成式和分立式多路复用精密DAS解决方案大电压幅度步进的变化和快速转换(哪怕是直流信号)，因为输入步进可能从负满量程电压(有时候是接地)转换为正满量程电压，反之亦然。

前文的代码中dout0与dout1的代码都相同，都是使用D触发器对din0打一拍，然后输出，通过查看dout0和dout1的寄存器位置，得到OLOGIC中组合电路和触发器功能的使用方式。图1是OLOGIC的结构框图，分为上下两部分，下半部分用于配置输出数据路径，上半部分用于配置三态控制路径，分别实现对数据、三态信号进行单沿转双沿的功能，两部分具有共同的时钟 (CLK)，但是使能信号不同（OCE和TCE）。如图11所示，是dout1信号在FPGA内部的走向，路径上又两个触发器，其中一个在OLOGIC中。

图17是对VARIABLE模式(修改设计文件第26行IDELAY_TYPE参数即可)的仿真结果，IDELAY_V ALUE值设置为7，LD为高电平时，把IDELAY_V ALUE的值作为输出信号相对输入信号的延时，ce和inc信号同时为高电平时，延时系数递增，inc为低电平时，延时系数在时钟上升沿递减，符合前文该模式的描述。取值为0时，输出相对输入延迟600ps，而其余情况的延时根据1/(32*2*FREF)得到，FREF的取值就是参数REFCLK_FREQUENCY值。

图8是HP bank与HR bank的IO模块，其中PAD是FPGA的金属管脚，IOB是输入、输出引脚的控制模块。此时使用原语就可以只调用需要的组件，不需要去考虑其余组件参数设置，就方便很多，借助此次机会就对IDDR、ODDR、IDELAYE2、ODELAYE2、IDELAYCRTL、ISERDESE、OSERDESE等几个原语做了简要了解，并对原语的各个模式进行了仿真，本文最初是介绍IDDR的，但在介绍IDDR这些原语之前，还需要了解一下7系列FPGA bank的分类和区别，所以就有了本文。

通过 DMA_Ch0_TZ 可以获得安全访问的权限配置，在 BSP 中是没有驱动去控制这个寄存器的。下图实现了四个 AXI CDMA Ips 通过 S_AXI_LPD, S_AXI_FPD (S_AXI_GP2), NOC_FPD_CCI_0 and NOC_FPD_CCI_1 各自执行数据传输，并且加了两个 AXI GPIO Ips 来控制四个接口的 awcache[3:0]/arcache[3:0] and awprot[2:0]/arprot[2:0] bits.

摘 要: 个绍了基于FPGA/CPLD 的多层电梯控制系统设计。应用VHDL 语言设计电梯控制器，并进行了电路综合和信真。该控制器遵循方向优先的原则，提供6个楼层多用户的裁客服务并指示电梯的运行情况;并能响应提前关门延时关门，并具有超载报警和故障报警，同时指使电梯运行情况和电梯内外请求信息。关键词:FPGA CPLDVHDL ，控制器，EDA，电梯。

只有 TRIG_OUT 变为低电平。ILA 1 的 TRIG_IN_ACK 信号连接到 ILA2 的 TRIG_OUT_ACK 信号。要使用Cross Trigger功能，在核心生成时，你应该配置ILA核心具有专用的触发输入端口（TRIG_IN和TRIG_IN_ACK）和专用的触发输出端口（TRIG_OUT和TRIG_OUT_ACK）。c. Tcl 脚本创建两个新的debug core（u_ila_2和u_ila_3），(u_ila_3) trig_out -> (u_ila_2) trig_in.

为了尽可能降低误差，我们对注入点的选取有特殊的要求，一般要让从注入点一端看进去的阻抗远远大于另一端看进去的阻抗，一个比较理想的注入点是 输出和反馈网络之间，其他注入点如误差放大器和功率晶体管之间也是可行的。但很多人测量得到的纹波值动辄上百mV，甚至几百mV，远远比器件手册提供的最大纹波值大，这主要是测量方法的不正确造成的。传统来讲，示波器测量的参数都是时域的，而随着技术的发展，示波器也呈现多样化，有的示波器也可以测量频域的参数，尤其是在电源完整性和EMC分析时，经常会把时域的信号转换为频域的曲线进行分析。

此外该接口是双向接口，作为输出接口时，热插拔应该是外部从机输入提供给FPGA作为判断使用的，作为输入接口时，FPGA热插拔引脚输出连接状态，会存在一个方向切换以及状态检测和发送的作用。隔离是保证HDMI接口的电压不会影响开发板的电源，比如没有这个隔离电路，那么HDMI接口的3.3V电压直连到开发板的3.3V电源，如果在板子上电之前将外部的HDMI线连接到FPGA开发板上，外部仪器给HDMI接口供电，会导致电压倒灌到开发板内部，导致一些3.3V连接的LED之类的器件工作，但开发板此时还没供电，就会很奇怪。

通过 DMA_Ch0_TZ 可以获得安全访问的权限配置，在 BSP 中是没有驱动去控制这个寄存器的。下图实现了四个 AXI CDMA Ips 通过 S_AXI_LPD, S_AXI_FPD (S_AXI_GP2), NOC_FPD_CCI_0 and NOC_FPD_CCI_1 各自执行数据传输，并且加了两个 AXI GPIO Ips 来控制四个接口的 awcache[3:0]/arcache[3:0] and awprot[2:0]/arprot[2:0] bits.

发 射 机 的 系 统 框 图 如 图 3 所 示 ，通过网口接收数 据 ，传 人 FPGA，FPGA 进行数据格式转换，重新分段 打 包 ，然 后 做 COFDM 数 字 调 制 ，分 I、Q 两 路 ，输人 到 双 路 D/A，由 于 D/A 转 换 之 后会 带 来 镜 像 杂波 ，所 以 D/A 转 换 之 后 进 行 低 通 滤 波 ，集成压控震荡器[9]提供载波频率，并且可以 通 过 FPGA 配 置，IQ 上变频器调制到射频，再经功放进行功率放大，之后通过天线进行发射 e。