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RSS订阅原创 vivado常见错误（1.DRC）
解决 Xilinx FPGA DRC 报错：Missing CFGBVS and CONFIG_VOLTAGE。②综合工程后点击Open Synthesized Design---点击tools---再点击。FPGA 0 号配置 Bank 的电压、配置电压未指定。，工具无法识别 IO 电平标准。①复制下面两行代码，
2026-03-26 19:28:14
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原创 以太网重点
当一个主机需要与另一个主机通信时，它需要知道目标主机的IP地址和MAC地址，它首先使 用ARP协议查询主机B的MAC，然后使用IP协议将数据包送到主机B。F1------------CRC1-------网线---------CRC2---------F2。4.运输层------------数据包（TCP/UDP）5.应用层------------数据（最高）2.数据链路层------物理地址层（ARP）3.网络层------------IP层。1.物理层------------网线。
2026-03-04 19:28:33
181
原创 时序分析与约束相关内容
（2）弱相关：pll得到的（100M和10M）；时钟偏差：clk1 - clk0 = 时钟的相位差（保持时间没有，因为launch与latch同沿）；②相关(由pll产生）： (1）强相关：pll得到的(180°@100M和0°@100M)；10M----100M不用 20M----21M需要；②展宽要求：100M---10M 20倍 22M----20M 至少2倍；对于tsu：裕量 = 要求时间 - 到达时间（结果正则符合，若为负违例）；工况：低温、高压----最好，td会小很多；
2026-03-04 19:22:46
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原创 FPGA Xilinx 7系列高速收发器GTP通信
FPGA:A7系列，例如：xc7a35tfgg484；FPGA开发板通过SFPA(光口)与SFPB(光口)通过光纤相连进行GTP的数据还回通信；运行环境：Vivado2018.3。所用IP核：7FPGAs Transceivers Wizard(3.6)，因为是A7系列芯片，GT资源为GTP高速串行收发器，最大线速率为6.6Gb/s。
2025-03-26 18:25:04
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空空如也
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