《深入理解计算机系统》----第六章：存储器层次结构

存储器系统(memory system)是一个具有不同容量、成本和访问时间的存储设备的层次结构。CPU寄存器保存着最常用的数据。
靠近CPU的小的、快速的高速缓存存储器(cache memory)作为一部分存储在相对慢速的主存储器(main memory，简称主存)中的数据和指令的缓冲区域。
主存暂时存放存储在容量较大的、慢速磁盘上的数据，而这些磁盘常常又作为存储在通过网络连接的其他机器的磁盘或磁带上的数据的缓冲区域。

 6.1 存储技术

6.1.1 随机访问存储器

随机访问存储器(Random-Access Memory，RAM)分为两类：静态的和动态的。

• 静态随机访问存储器（SRAM）
  SRAM用来作为高速缓存存储器，既可以在CPU芯片上，也可以在片下。

SRAM将每个位存储在一个双稳态的(bistable)存储器单元里。每个单元是用一个六晶体管电路来实现的。这个电路有这样一个属性，它可以无限期地保持在两个不同的电压配置configuration)或状态(state)之一。其他任何状态都是不稳定的--从不稳定状态开始电路会迅速地转移到两个稳定状态中的一个。这样一个存储器单元类似于图6-1中画出的倒转的钟摆。

当钟摆倾斜到最左边或最右边时，它是稳定的。在其他任何位置，钟摆都会倒向一边或另一边。原则上，钟摆也能在垂直的位置无限期地保持平衡，但是这个状态是亚稳态的。

• 动态随机访问存储器（DRAM）
  DRAM用来作为主存以及图形系统的帧缓冲区。

DRAM 将每个位存储为对一个电容的充电。这个电容非常小，通常只有大约 30 毫微微法拉（femtofarad）30x10^-15法拉。不过，回想一下法拉是一个非常大的计量单位。DRAM 存储
器可以制造得非常密集--每个单元由一个电容和一个访问晶体管组成

• 传统的DRAM

DRAM芯片中的单元(位)被分成d个超单元(supercel)，每个超单元都由w个DRAM单元组成。一个dxw的 DRAM 总共存储了dw 位信息。超单元被组织成一个r行c列的长方形阵列，这里 rc=d。每个超单元有形如(i，j)的地址，这里i表示行，而j表示列。

每个DRAM芯片被连接到某个称为存储控制器的电路，这个电路可以一次传送w位到每个DRAM芯片或一次从每个DRAM芯片传出w位。为了读出超单元(i，j)的内容，存储控制器将行地址i发送到 DRAM，然后是列地址j。
DRAM 把超单元(i，j)的内容发回给控制器作为响应。行地址i称为RAS(RowAccessStrobe，行访问选通脉冲)请求。列地址j称为CAS(ColumnAccess Strobe，列访问选通脉冲)请求。注意RAS和CAS请求共享相同的DRAM地址引脚。

例如，如果示例的 128 位 DRAM被组织成一个16个超单元的线性数组，地址为0~15。