看时序写代码-CSDN博客

原创【FPGA】 Vivado FIFO IP核使用教程

FIFO的英文全称是，即先进先出。FPGA使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存或者高速异步数据的交互，也即所谓的跨时钟域信号传递。它与FPGA内部的RAM和ROM的区别是没有外部读写地址线，采取顺序写入数据，顺序读出数据的方式，使用起来简单方便，由此带来的缺点就是不能像RAM和ROM那样可以由地址线决定读取或写入某个指定的地址。FIFO从输入时钟的角度来分，有两种类型：单时钟FIFO和双时钟FIFO；

2023-03-31 16:03:18 8161 5

原创【FPGA】Vivado软件 PLL IP核使用教程

PLL (Phase Locked Loop）,锁相环，是一种反馈控制电路。其功能主要是时钟倍频、分频、相位偏移和可编程占空比。

2023-03-29 19:11:06 6189 5

原创【FPGA】Vivado软件使用教程

1、启动Vivido，在Vivido开发环境里点击“Create Project”，创建新工程。2、弹出窗口点击“Next”，在弹出的窗口中输入工程名和存放的工程路径，工程名在这里我取的run_led；工程路径不能含有中文字符，路径名也不宜太长。3、点击“Next”后，在后面弹出的窗口，在工程类型中选择“RTL Project”；目标语言Target language中选择“Verilog”。在添加文件窗口中直接点击“Next”，不添加任何文件。在器件选择页面中根据自己使用的FPGA开发板进行选择。

2023-03-29 15:06:03 26953 13

空空如也

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原创 【FPGA】Vivado软件 PLL IP核使用教程

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