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【FPGA】Vivado软件 PLL IP核使用教程
PLL (Phase Locked Loop),锁相环,是一种反馈控制电路。其功能主要是时钟倍频、分频、相位偏移和可编程占空比。原创 2023-03-29 19:11:06 · 5878 阅读 · 5 评论 -
【FPGA】Vivado软件使用教程
1、启动Vivido,在Vivido开发环境里点击“Create Project”,创建新工程。2、弹出窗口点击“Next”,在弹出的窗口中输入工程名和存放的工程路径,工程名在这里我取的run_led;工程路径不能含有中文字符,路径名也不宜太长。3、点击“Next”后,在后面弹出的窗口,在工程类型中选择“RTL Project”;目标语言Target language中选择“Verilog”。在添加文件窗口中直接点击“Next”,不添加任何文件。在器件选择页面中根据自己使用的FPGA开发板进行选择。原创 2023-03-29 15:06:03 · 25159 阅读 · 13 评论