计算机组成原理（十）_部分译码-CSDN博客

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本文详细探讨了主存储器的逻辑设计，包括寻址逻辑、DRAM中的动态刷新问题，以及与CPU的连接匹配。介绍了存储器的地址分配、驱动能力和时序配合，重点讨论了全译码、部分译码和线译码的不同译码方式，并涉及动态存储器的刷新机制和校验方法，如奇偶校验示例。

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第四章存储子系统-2

主存储器的组织涉及到这样一些方面：

(1)从存储器基本逻辑设计角度看，半导体存储器的逻辑主要是寻址逻辑；

(2) 如果采用DRAM，还需考虑动态刷新问题；

(3) 所构成的主存如何与CPU连接、匹配；

1.驱动能力

2.存储器芯片与CPU的时序配合

3.存储器的地址分配和片选译码

4.行选信号和列选信号的产生

(4) 主存校验，如何保证存取信息的正确性。

一、主存储器的逻辑设计

1、设计主存时，需要注意两点：

1）需先明确所要求的总容量这一技术指标，即字数×位数。字数指可编址单元数，常简称单元数；位数指每个编址单元的容量（即位数）。模型机中，主存采用按字编址，那么每个编址单元有16位(两个字节、一个字)。

那我们看一下最简单的一个情况： 单块存储芯片与CPU的连接

假设有一块 8Kx1位的存储芯片，说明此芯片需要 13根地址线，CPU有8个数据线和16根地址线，从上面可以看出，CPU每次只能传送1位数据到该芯片中，这会导致CPU的数据线没有得到充分利用，并且会有需要扩展主存容量的情况。扩展如下

2）需要确定可供选用的存储芯片，即什么类型、型号的存储芯片，每片的容量是多少。每片容量通常低于总容量，就需要用若干块芯片组成。相应地，可能存在位数与字数的扩展问题。

①字数(编址空间)扩展

如果每片的字数不够，需用若干芯片组成总容量较大的存储器，称为字数扩展。

分为线选法、片选法。

（图来源：【精选】计算机组成原理——存储系统（超详细，必看！！）_计算机组成原理存储系统_OYMN的博客-CSDN博客）

线选法：

片选法：

②位扩展

为了实现位扩展，各芯片的数据输入／输出线相拼接，如每片分别与１位数据线相连，拼接为８位。而编址空间相同 的芯片，地址线与片选信号分别相同，可将它们的地址线按位并联然后与地址总线相连，共用一个片选信号。

高位地址译码产生若干不同片选信号选择芯片；低位地址 线直接送往各芯片，以选择片内的某个单元。连接图如下：

译码选片和译码选单元关系:

假设拟修建一栋教学楼, 最多可以有64排座位, 给定了一个6位数的编号(二进制)：A0、A1、A2、A3、A4、A5

实际修建了4间教室, 每间8排(共32排)。要从64个编号中为这32排座位选32个号。假设选低32个编号。

PS：

1.每间教室内的坐位的编号都相同(由低3位确定)

2.高3位用来判断是哪一间教室。

存储芯片相当于教室，选片相当于选教室, 由地址的 高位部分译码产生片选信号; 选哪一个单元相当于选哪一排坐位，由芯片接收地址的 低位部分在芯片内译码来选择哪一个单元。 这里的高位部分和低位部分的具体位数由芯片的容量、CPU提供的地址位数、以及拟构成的存储器的容量来决定。

因此，存储器设计需要为芯片分配地址, 并根据所分配的地址来设计译码器以产生片选信号; 而选择单元的译码由存储芯片内置的译码器完成, 与存储器组织者无关。