FPGA
放羊的清清
攻城狮
展开
-
FPGA之ram,fifo
1,fifo分同步和异步,同步fifo读写使用同一个clk,异步读写各自有clk,异步的读写指针不同时钟,因此需要跨时钟操作,两步完成,一个是格雷码,一个多个D触发器读取指针,具体的见收藏的异步FIFO实现的博客 2,RAM分单口RAM,假双口RAM,真双口RAM,单口RAM读和写一个时钟内只能进行其中一个操作有一个全局使能en和写使能wren,那么读使能rden<=en&(!wren),假双口RAM有一个时钟clk以及读使能rden和写使能wren,真双口RAM有两套时钟,两套读和写端口,原创 2020-07-13 10:24:10 · 1004 阅读 · 0 评论 -
读数据保持
always@(posedge clk or negedge rst_b) if(!rst_b) ram_ren_d1 <= 1'b0; else ram_ren_d1 <= ram_ren; always@(posedge clk or negedge rst_b) if(!rst_b) ram_dout_d1 <= {(WIDTH){1'B0}}; else(ram_ren_d1) ram_dout_d1 <= ram_dout; assign rda.原创 2020-07-13 11:22:43 · 233 阅读 · 0 评论 -
芯片中RAM如何设计
2020-070-06工作日志 中国人真多,地铁人多排队,公交车多路堵。 GPON组网原理基本是OLT通过ODN对应多个ONU,GPON的成帧和解帧原理,分成OLT和ONU封装和解码,过程相似。具体可以查看GPON的GTC成帧,G987.3的3-4页里面的6-1和6-2两图。 Verilog和system verilog需要进一步加强,GVIM,SVN,Linux,等要熟悉 学习了ram和fifo代码,ram主要有RTL级别,用逻辑单元生成,适合小ram情况,大ram可以用仿真库提供的标准,在芯片生原创 2020-07-13 09:06:07 · 1466 阅读 · 0 评论 -
VHDL CY7C68013A
CY7C68013A是Cypress公司FX2LP系列的一款USB2.0控制器,该款芯片以8051内核(是不是想到了STC 51单片机了)为核心,配合USB硬件实现,再加上高速的对外并行接口GPIF(SlaveFIFO),简直是FPGA与PC之间的高速公路,这也正是我选择这款芯片的原因。 具体原理图就不贴了,FPGA+CY7C68013A LIBRARY ieee; USE ieee.std...原创 2020-01-14 10:35:13 · 384 阅读 · 0 评论