I2C slave address

1. 同一 I2C bus device 之 I2C slaver address 不可一样.
2. 检查 这些 devices , 是否可以变更 I2C slaver address (hardware pin control or software register setting).
3. 若相同 I2C slaver address 之 devices , 要一起使用, 则必须增加 IO pin (device enable signal, ...) 以控制区隔 这些 devices.
 
 
 

I2C设备地址

协议格式中第一个字节(为slave address)由7位地址和一位R/W读写位组成的,这字节是个器件地址。

 

常用IIC接口通用器件的器件地址是由种类型号,及寻址码组成的,共7位。

如格式如下:

D7 D6 D5 D4 D3 D2 D1 D0

1、器件类型:D7-D4 共4位决定的。这是由半导公司生产时就已固定此类型的了,也就是说这4位已是固定的。

 

2、用户自定义地址码:D3-D1共3位。这是由用户自己设置的,通常的作法如EEPROM这些器件是由外部IC的3个引脚所组合电平决定的(用常用的名字如A0,A1,A2)。这也就是寻址码。所以为什么同一IIC总线上同一型号的IC只能最多共挂8片同种类芯片的原因了。

 

3、最低一位就是R/W位,,“0”表示写,“1”表示读(通常读写信号中写上面有一横线,表示低电平)。所以I2C设备通常有两个地址,即读地址和写地址

引用<<i2c 源代码情景分析>>里的话:“i2c 设备的7 位地址是就当前i2c 总线而言的,是“相对地址”。不同的i2c 总线上的设备可以使用相同的7 位地址,但是它们所在的i2c 总线不同。所以在系统中一个i2c 设备的“绝对地址”由二元组(i2c 适配器的ID 和设备在该总线上的7 位地址)表示。”,所以这个函数的作用主要是排除同一i2c总线上出现多个地址相同的设备。

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以下是一个Verilog代码示例,用于实现I2C通信的slave模块: ```verilog module I2C_slave ( input [6:0 slv_id, input RESET, input scl_i, // I2C时钟 input sda_i, // I2C数据输入 input [7:0 I2C_RDDATA, // I2C读取数据 // 其他输入和输出端口 ); // 定义状态机的状态 typedef enum logic [2:0 { IDLE, ADDRESS, DATA, ACK, ACK_WAIT, STOP } state_type; reg state_type state; // 当前状态寄存器 reg [6:0 slave_address; // 从机地址寄存器 // 状态机 always @ (posedge scl_i) begin if (RESET) begin state <= IDLE; slave_address <= 7'b0000000; end else begin case (state) IDLE: if (sda_i == 1'b0) begin state <= ADDRESS; end ADDRESS: if (sda_i == 1'b1) begin // TODO: 检查地址匹配 state <= DATA; end DATA: // TODO: 处理数据 state <= ACK; ACK: // TODO: 发送ACK state <= ACK_WAIT; ACK_WAIT: if (sda_i == 1'b0) begin state <= DATA; end else begin state <= STOP; end STOP: // TODO: 处理停止条件 state <= IDLE; endcase end end // 其他逻辑和功能实现 // ... endmodule ``` 这是一个简单的I2C从机模块的Verilog代码示例。它使用状态机来处理I2C通信过程中的不同阶段,并根据输入信号scl_i和sda_i的状态来切换状态。 请注意,这只是一个示例代码,需要根据具体应用和硬件平台进行适当的修改和调整。具体的地址匹配、数据处理、ACK发送、停止条件处理等逻辑需要根据实际需求进行实现。<span class="em">1</span><span class="em">2</span> #### 引用[.reference_title] - *1* [i2c.zip_I2C slave verilog_Work It_i2c master verilog_i2c slave](https://download.csdn.net/download/weixin_42664597/86663220)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] - *2* [verilog实现I2C通信的slave模块源码状态机设计可做I2C接口的仿真模型.rar](https://download.csdn.net/download/GJZGRB/15079674)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"] [ .reference_list ]

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