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richardxingxing
这个作者很懒,什么都没留下…
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VCS仿真生成fsdb文件(Verilog)
一、环境Linux 平台 csh环境VCS 64bitVerdi3二、开始仿真1、 联合仿真环境配置a.在testbench中加入如下语句:initial begin $fsdbDumpfile("tb.fsdb"); $fsdbDumpvars;endb.注意verdi接口库的路径(脚本中体现)2、仿真脚本 1 #!/bin/csh -f 2 3 setenv NOVAS_HO...转载 2018-07-04 09:30:08 · 7595 阅读 · 0 评论 -
(转载)用VCS仿真Verilog时,多维数据显示not load问题及解决方案
问题描述: 在用Verilog声明二位数组时,比如 reg [15:0] data [0:9],表明声明10个16位数据。用VCS仿真生成vpd波形文件,然后用DVE查看这个信号时,显示not load,并没有数据信息。对modelsim仿真来说,并没有这个问题。解决方案:用 vcs -h 查看所有参数,发现如下所以用vpd格式保存信号时,在vcs后多加个 +memcbk参数,并在testbe...转载 2018-07-04 09:34:12 · 990 阅读 · 0 评论