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芯片设计
芯片设计、FPGA、CPU设计技术
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专注于单片机嵌入式软件、IC设计和上位机应用开发。
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FPGA-vivado仿真导出波形文件
在vivado仿真中,没有提供直接导出波形文件的功能,我们要导出波形文件可以按照下面方式进行:1、运行仿真后,在simulation界面的TCL中运行一下命令:open_vcdlog_vcd [get_object /testbench/module/*] //这里选组要导出的信号,*表示模块module下的所有信号run 50us //运行仿真close_vcd2、上述步骤完成后,我们就可以查看文件了,路径如下:项目工程\mcu.sim\sim_1\synth\timing\xsim\d原创 2021-07-12 06:54:53 · 8280 阅读 · 0 评论 -
可综合的ROM芯片设计实现-verilog代码
文章目录1、基本单元1.1、最基本cell1.2、两个存储单位1.3、八个存储单位1.4、十六个存储单位2、使用和测试2.1 使用2.2 仿真本文实现可以综合的ROM模块,由verilog实现,该方法可以用于芯片固化程序的存储。1、基本单元1.1、最基本cell`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // E原创 2021-07-10 19:42:44 · 2431 阅读 · 1 评论