FPGA设计
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平平仄仄平
这个作者很懒,什么都没留下…
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同步电路和异步电路的区别
摘自 何宾著《XilinxFPGA设计权威指南》P86~P91 同步电路和异步电路的区别在于电路触发是否与驱动时钟同步,从行为上讲,就是所有电路是否在同一时钟沿下同步地处理数据。 同步复位和异步复位电路是同步电路和异步电路中两个典型的逻辑单元。在同步复位电路中,当复位信号有效时,必须要等到时钟沿有效时,才能处理复位信号相关逻辑行为;而在异步复位电路中,当复位信号有效时,立即原创 2013-11-24 21:57:56 · 8256 阅读 · 0 评论 -
xilinx commond line
Xilinx ISE所涉及的一些命令以及Command Line的使用[讨论主题]因为目前进行的一个项目使用了多块容量较大的Xilinx FPGA, 对各块FPGA进行synthesis,map,P&R和generating programming file就成了一个大问题。(惭愧啊,group里没有人有modular design的经验)虽然现在的工作站性能比较强劲,但产生每一个progra转载 2014-07-25 16:35:39 · 783 阅读 · 0 评论 -
chipscope影响布局布线,会不会影响逻辑功能(很详细)
我现在在测试switch功能。板上管脚输入时钟是245.76M,然后通过DCM分频到153.6M。上星期发现由于cdc加的信号多且深度大,导致PAR出来的最大时钟频率达不到153.6M,看关键路径是cdc加入的信号造成的,然后就把cdc深度从8192减少到1024,信号宽度也减小了,PAR出来的最大频率能达到220多M。但是现在上板遇到一个很奇怪的问题,修改之后PAR时钟频率变大了,但是我传输的数转载 2014-08-01 16:27:45 · 2549 阅读 · 0 评论